JPH08273370A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08273370A JPH08273370A JP7074256A JP7425695A JPH08273370A JP H08273370 A JPH08273370 A JP H08273370A JP 7074256 A JP7074256 A JP 7074256A JP 7425695 A JP7425695 A JP 7425695A JP H08273370 A JPH08273370 A JP H08273370A
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- transistor
- type sense
- latch
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Abstract
(57)【要約】
【目的】メモリセル信号をラッチ型センスアンプを使用
して増幅する場合、入力電位差不足による誤動作を防止
する。 【構成】カレントミラー型センスアンプとラッチ型セン
スアンプを兼ね備えた半導体記憶装置。カレントミラー
型センスアンプとラッチ型センスアンプのＮチャンネル
トランジスタで構成される領域（Ｔｒ３，４）を共有さ
せた。カレントミラーモードとラッチモードの切り換え
は、第１・第２のスイッチである切り換え制御用トラン
ジスタ６，７を制御信号ＺＸにより制御し行う。 【効果】素子数を低減させ低面積化が図れる。またラッ
チモード切り換え時には、出力ノードにカレントモード
時に生じた出力電位差が生じていることにより、ラッチ
モードを高速に動作できる。さらにカレントミラーモー
ドの活性化期間を短くでき、低消費電流化を実現してい
る。
して増幅する場合、入力電位差不足による誤動作を防止
する。 【構成】カレントミラー型センスアンプとラッチ型セン
スアンプを兼ね備えた半導体記憶装置。カレントミラー
型センスアンプとラッチ型センスアンプのＮチャンネル
トランジスタで構成される領域（Ｔｒ３，４）を共有さ
せた。カレントミラーモードとラッチモードの切り換え
は、第１・第２のスイッチである切り換え制御用トラン
ジスタ６，７を制御信号ＺＸにより制御し行う。 【効果】素子数を低減させ低面積化が図れる。またラッ
チモード切り換え時には、出力ノードにカレントモード
時に生じた出力電位差が生じていることにより、ラッチ
モードを高速に動作できる。さらにカレントミラーモー
ドの活性化期間を短くでき、低消費電流化を実現してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、カレントミラー型セン
スアンプとラッチ型センスアンプを備えた半導体記憶装
置に関する。
スアンプとラッチ型センスアンプを備えた半導体記憶装
置に関する。
【０００２】
【従来の技術】従来のセンスアンプを図４に示す。図４
はメモリセル信号を伝達するデータ線ＤＢ，ＸＤＢと、
前記メモリセル信号を増幅する第１のセンスアンプであ
るカレントミラー型センスアンプ５０と、前記第１のセ
ンスアンプ出力を増幅する第２のセンスアンプであるラ
ッチ型センスアンプ６０と、前記第２のセンスアンプ出
力を伝達するリードバス信号線ＲＢ，ＸＲＢにより構成
されている。以下に前記カレントミラー型センスアンプ
５０と、前記ラッチ型センスアンプ６０の回路構成を示
す。カレントミラー型センスアンプは一端が電源電位に
接続されたＰチャンネル型トランジスタ（以下ＰｃｈＴ
ｒと省略）５１，５２と、その他端がデータ線ＤＢ，Ｘ
ＤＢをゲートに入力するＮチャンネル型トランジスタ
（以下ＮｃｈＴｒと省略）５３，５４の一端にそれぞれ
接続される。前記ＮｃｈＴｒ５３，５４の他端は共通に
なっており、センスアンプの活性化制御信号ＺＡをゲー
トに入力するＮｃｈＴｒ５５を介して接地電位と接続さ
れている。カレントミラー型センスアンプ５０の出力電
位はそれぞれノード５６，５７から出力され、次段のラ
ッチ型センスアンプ６０に入力される。ラッチ型センス
アンプ６０は電源電位と接続されたＰｃｈＴｒ６１，６
２のラッチ構成となっており、前記ＰｃｈＴｒ６１，６
２は前記ノード５３，５４の電位をゲートに入力するＮ
ｃｈＴｒ６３，６４と接続される。前記ＮｃｈＴｒ６
３，６４の他端は共通になっており、制御信号ＺＢをゲ
ートに入力するＮｃｈＴｒ６５を介して接地電位と接続
されている。
はメモリセル信号を伝達するデータ線ＤＢ，ＸＤＢと、
前記メモリセル信号を増幅する第１のセンスアンプであ
るカレントミラー型センスアンプ５０と、前記第１のセ
ンスアンプ出力を増幅する第２のセンスアンプであるラ
ッチ型センスアンプ６０と、前記第２のセンスアンプ出
力を伝達するリードバス信号線ＲＢ，ＸＲＢにより構成
されている。以下に前記カレントミラー型センスアンプ
５０と、前記ラッチ型センスアンプ６０の回路構成を示
す。カレントミラー型センスアンプは一端が電源電位に
接続されたＰチャンネル型トランジスタ（以下ＰｃｈＴ
ｒと省略）５１，５２と、その他端がデータ線ＤＢ，Ｘ
ＤＢをゲートに入力するＮチャンネル型トランジスタ
（以下ＮｃｈＴｒと省略）５３，５４の一端にそれぞれ
接続される。前記ＮｃｈＴｒ５３，５４の他端は共通に
なっており、センスアンプの活性化制御信号ＺＡをゲー
トに入力するＮｃｈＴｒ５５を介して接地電位と接続さ
れている。カレントミラー型センスアンプ５０の出力電
位はそれぞれノード５６，５７から出力され、次段のラ
ッチ型センスアンプ６０に入力される。ラッチ型センス
アンプ６０は電源電位と接続されたＰｃｈＴｒ６１，６
２のラッチ構成となっており、前記ＰｃｈＴｒ６１，６
２は前記ノード５３，５４の電位をゲートに入力するＮ
ｃｈＴｒ６３，６４と接続される。前記ＮｃｈＴｒ６
３，６４の他端は共通になっており、制御信号ＺＢをゲ
ートに入力するＮｃｈＴｒ６５を介して接地電位と接続
されている。
【０００３】メモリセル信号をラッチ型センスアンプを
使用して増幅する場合、入力電位差不足による誤動作を
防止するためにセンスアンプの活性化信号を遅延させる
か、メモリセル信号を受ける第１のセンスアンプにカレ
ントミラー型センスアンプを設け、第１のセンスアンプ
の活性化信号に遅延をかけた第２の活性化信号を用いて
ラッチ型センスアンプを動作させることが一般的に行わ
れている。図４の構成は後者の場合を示したものであ
る。第１のセンスアンプ５０の活性化信号ＺＡを”Ｈｉ
ｇｈ”レベルにする事により前記出力ノード５６，５７
にメモリセル電位を増幅した電位が出力される。活性化
信号ＺＢは第２のセンスアンプの活性化信号であり、か
つ前記活性化信号ＺＡの遅延信号である。前記遅延時間
は第１のセンスアンプ５０の出力電位に充分な差が生
じ、かつプロセス変動等を考慮した時間分遅延させてい
る。従ってセンスアンプの出力線であるＲＢ，ＸＲＢに
メモリセル情報が伝達され始めるのは、前記活性化信号
ＺＢが”Ｈｉｇｈ”に変化した以降となる。
使用して増幅する場合、入力電位差不足による誤動作を
防止するためにセンスアンプの活性化信号を遅延させる
か、メモリセル信号を受ける第１のセンスアンプにカレ
ントミラー型センスアンプを設け、第１のセンスアンプ
の活性化信号に遅延をかけた第２の活性化信号を用いて
ラッチ型センスアンプを動作させることが一般的に行わ
れている。図４の構成は後者の場合を示したものであ
る。第１のセンスアンプ５０の活性化信号ＺＡを”Ｈｉ
ｇｈ”レベルにする事により前記出力ノード５６，５７
にメモリセル電位を増幅した電位が出力される。活性化
信号ＺＢは第２のセンスアンプの活性化信号であり、か
つ前記活性化信号ＺＡの遅延信号である。前記遅延時間
は第１のセンスアンプ５０の出力電位に充分な差が生
じ、かつプロセス変動等を考慮した時間分遅延させてい
る。従ってセンスアンプの出力線であるＲＢ，ＸＲＢに
メモリセル情報が伝達され始めるのは、前記活性化信号
ＺＢが”Ｈｉｇｈ”に変化した以降となる。
【０００４】
【発明が解決しようとする課題】前記したラッチ型セン
スアンプは入力電位が確定していないときに一旦センス
アンプの出力が確定してしまうと、次に正規データが入
力されてもそのデータホールド特性のため正規データを
増幅するのに非常に時間がかかってしまう。そこで一般
的にラッチ型センスアンプの活性化タイミングはプロセ
ス変動や電源電圧のマージンなど、入力電位の確定を遅
延させる要因や、制御信号が早期に成立してしまうよう
な場合に対し充分に考慮したマージンを持たせることで
この問題を解決している。またカレントミラー型センス
アンプの活性化時間を限定させ、ラッチ型センスアンプ
と組み合わせる技術は低消費電流化として有効な技術と
いえるが、素子数が増加し、面積が増大してしまう欠点
があった。
スアンプは入力電位が確定していないときに一旦センス
アンプの出力が確定してしまうと、次に正規データが入
力されてもそのデータホールド特性のため正規データを
増幅するのに非常に時間がかかってしまう。そこで一般
的にラッチ型センスアンプの活性化タイミングはプロセ
ス変動や電源電圧のマージンなど、入力電位の確定を遅
延させる要因や、制御信号が早期に成立してしまうよう
な場合に対し充分に考慮したマージンを持たせることで
この問題を解決している。またカレントミラー型センス
アンプの活性化時間を限定させ、ラッチ型センスアンプ
と組み合わせる技術は低消費電流化として有効な技術と
いえるが、素子数が増加し、面積が増大してしまう欠点
があった。
【０００５】本発明は、上記した半導体記憶装置の有す
る課題に対し、素子数を低減させ、かつ読みだし速度を
早くさせる事を目的とする。
る課題に対し、素子数を低減させ、かつ読みだし速度を
早くさせる事を目的とする。
【０００６】
【課題を解決するための手段】上記目的は、メモリセル
信号を伝達するデータ線と、前記データ線電位を増幅す
るセンスアンプにおいて、前記センスアンプは一端が電
源電位に接続された第１と第２のトランジスタと、前記
第１と第２のトランジスタのゲート間に接続された第１
のスイッチと、前記第１のトランジスタのゲートと前記
第２のトランジスタの他端が接続され、前記第２のトラ
ンジスタのゲートと前記第１のトランジスタの他端の間
に第２のスイッチが接続することにより達成される。
信号を伝達するデータ線と、前記データ線電位を増幅す
るセンスアンプにおいて、前記センスアンプは一端が電
源電位に接続された第１と第２のトランジスタと、前記
第１と第２のトランジスタのゲート間に接続された第１
のスイッチと、前記第１のトランジスタのゲートと前記
第２のトランジスタの他端が接続され、前記第２のトラ
ンジスタのゲートと前記第１のトランジスタの他端の間
に第２のスイッチが接続することにより達成される。
【０００７】
【実施例】以下に図面を参照して本発明の半導体記憶装
置の実施例を説明する。図１は本発明を示す第１の実施
例である。図１において１０はカレントミラー型センス
アンプとラッチ型センスアンプを兼ね備えた機能を有す
るカレント・ラッチ型センスアンプ、２０はリードバス
信号線のプルアップ回路である。
置の実施例を説明する。図１は本発明を示す第１の実施
例である。図１において１０はカレントミラー型センス
アンプとラッチ型センスアンプを兼ね備えた機能を有す
るカレント・ラッチ型センスアンプ、２０はリードバス
信号線のプルアップ回路である。
【０００８】カレント・ラッチ型センスアンプ１０は、
一端が電源電位に接続されたＰｃｈＴｒ１，２と、その
他端がデータ線ＤＢ，ＸＤＢをゲートに入力するＮｃｈ
Ｔｒ３，４のそれぞれの一端と接続される。前記Ｎｃｈ
Ｔｒ３，４の他端は共通になっており、センスアンプ活
性化信号ＺＹをゲートに入力するＮｃｈＴｒ５を介して
接地電位と接続される。カレント・ラッチ型センスアン
プ１０の出力電位はそれぞれノード１１，１２から出力
され、リードバス信号線ＲＢ，ＸＲＢに接続される。前
記ＰｃｈＴｒ１のゲートは第１のスイッチである切り換
え制御用ＰｃｈＴｒ６を介して前記ＰｃｈＴｒ２のゲー
ト接続される。またＰｃｈＴｒ１のゲートと前記ノード
１２が接続され、前記ＰｃｈＴｒ２のゲートは第２のス
イッチである切り換え制御用ＮｃｈＴｒ７を介して前記
ノード１１と接続される。切り換え制御用Ｔｒ６，７の
ゲートは制御信号ＺＸにより制御される。
一端が電源電位に接続されたＰｃｈＴｒ１，２と、その
他端がデータ線ＤＢ，ＸＤＢをゲートに入力するＮｃｈ
Ｔｒ３，４のそれぞれの一端と接続される。前記Ｎｃｈ
Ｔｒ３，４の他端は共通になっており、センスアンプ活
性化信号ＺＹをゲートに入力するＮｃｈＴｒ５を介して
接地電位と接続される。カレント・ラッチ型センスアン
プ１０の出力電位はそれぞれノード１１，１２から出力
され、リードバス信号線ＲＢ，ＸＲＢに接続される。前
記ＰｃｈＴｒ１のゲートは第１のスイッチである切り換
え制御用ＰｃｈＴｒ６を介して前記ＰｃｈＴｒ２のゲー
ト接続される。またＰｃｈＴｒ１のゲートと前記ノード
１２が接続され、前記ＰｃｈＴｒ２のゲートは第２のス
イッチである切り換え制御用ＮｃｈＴｒ７を介して前記
ノード１１と接続される。切り換え制御用Ｔｒ６，７の
ゲートは制御信号ＺＸにより制御される。
【０００９】カレント・ラッチ型センスアンプは制御信
号ＺＸが”Ｌｏｗ”の時にはカレントミラー型センスア
ンプとして動作し（以下カレントミラーモードと省
略）、制御信号ＺＸが”Ｈｉｇｈ”の時にはラッチ型セ
ンスアンプとして動作する（以下ラッチモードと省
略）。図２は本発明の出力波形である。メモリセル信号
線ＤＢ，ＸＤＢにメモリセル信号が伝達される時間ｔ０
時にセンスアンプ活性化信号ＺＹが”Ｈｉｇｈ”にな
り、センスアンプが動作を始める。この時切り換え制御
信号ＺＸは”Ｌｏｗ”であり、センスアンプはｔ０から
前記切り換え制御信号ＺＸが”Ｈｉｇｈ”に変化するｔ
１時間の間カレントミラーモードで動作する。センスア
ンプの出力はノード１１，１２からリードバス信号線へ
伝達される。即ち本発明ではｔ０時からデータバス信号
線へメモリセル信号が伝達される。次にメモリセル信号
線に電位差が充分にできるｔ１時に、切り換え制御信号
ＺＸが”Ｈｉｇｈ”となり、センスアンプはラッチモー
ドとして動作する。
号ＺＸが”Ｌｏｗ”の時にはカレントミラー型センスア
ンプとして動作し（以下カレントミラーモードと省
略）、制御信号ＺＸが”Ｈｉｇｈ”の時にはラッチ型セ
ンスアンプとして動作する（以下ラッチモードと省
略）。図２は本発明の出力波形である。メモリセル信号
線ＤＢ，ＸＤＢにメモリセル信号が伝達される時間ｔ０
時にセンスアンプ活性化信号ＺＹが”Ｈｉｇｈ”にな
り、センスアンプが動作を始める。この時切り換え制御
信号ＺＸは”Ｌｏｗ”であり、センスアンプはｔ０から
前記切り換え制御信号ＺＸが”Ｈｉｇｈ”に変化するｔ
１時間の間カレントミラーモードで動作する。センスア
ンプの出力はノード１１，１２からリードバス信号線へ
伝達される。即ち本発明ではｔ０時からデータバス信号
線へメモリセル信号が伝達される。次にメモリセル信号
線に電位差が充分にできるｔ１時に、切り換え制御信号
ＺＸが”Ｈｉｇｈ”となり、センスアンプはラッチモー
ドとして動作する。
【００１０】図２のＲＢにおける破線は従来のセンスア
ンプ方式による出力波形である。この時ｔ０はカレント
ミラー型センスアンプの活性化タイミングであり、ｔ１
はラッチ型センスアンプの活性化タイミングであり、本
発明と同じ活性化タイミングである。本発明はカレント
ミラーモードの活性化時間ｔ０がデータの出始めになる
のに対し、従来方式ではｔ１においてはじめてリードバ
ス信号線にデータが出力される。次にラッチモードとし
て動作する場合、従来のカレントミラー型センスアンプ
とラッチ型センスアンプの２段構成の場合と比べ、本発
明のセンスアンプは入力電位差に加えて、カレントモー
ドにおいて出力ノード１１，１２に電位差が生じている
ため、従来の構成よりもラッチ型センスアンプを早く動
作させることができる。また従来の前記２段構成と異な
りカレントミラー型センスアンプの動作期間がラッチ型
センスアンプの動作期間と重複しないため、低消費電流
化を実現しているほか、素子数を低減しており、低面積
化を実現している。
ンプ方式による出力波形である。この時ｔ０はカレント
ミラー型センスアンプの活性化タイミングであり、ｔ１
はラッチ型センスアンプの活性化タイミングであり、本
発明と同じ活性化タイミングである。本発明はカレント
ミラーモードの活性化時間ｔ０がデータの出始めになる
のに対し、従来方式ではｔ１においてはじめてリードバ
ス信号線にデータが出力される。次にラッチモードとし
て動作する場合、従来のカレントミラー型センスアンプ
とラッチ型センスアンプの２段構成の場合と比べ、本発
明のセンスアンプは入力電位差に加えて、カレントモー
ドにおいて出力ノード１１，１２に電位差が生じている
ため、従来の構成よりもラッチ型センスアンプを早く動
作させることができる。また従来の前記２段構成と異な
りカレントミラー型センスアンプの動作期間がラッチ型
センスアンプの動作期間と重複しないため、低消費電流
化を実現しているほか、素子数を低減しており、低面積
化を実現している。
【００１１】図３は本発明の他の実施例である。本発明
はラッチ型センスアンプをより高速に動作させる回路構
成を示す。図３において１５，１６はセンスアンプの負
荷及び切り換え部（以下負荷と省略）、１７はＮｃｈＴ
ｒにより構成されるメモリセルデータ入力部及び活性化
制御部である。前記負荷１５及び１７は図１のセンスア
ンプと同じ構成であり、本発明の他の実施例は第２の負
荷１６を加えた構成である。前記負荷１６は負荷１５と
対称形を取り、負荷１５を構成するＰｃｈＴｒ１のゲー
トはノード１２と接続し、ＰｃｈＴｒ２のゲートは切り
換え用制御Ｔｒ７を介してノード１２に接続される。負
荷１６を構成するＰｃｈＴｒ１’のゲートは切り換え用
制御Ｔｒ７’を介してノード１１’と接続され、Ｐｃｈ
Ｔｒ２’のゲートはノード１１’と接続される。ノード
１１と１１’、ノード１２と１２’は共通に接続されて
いる。
はラッチ型センスアンプをより高速に動作させる回路構
成を示す。図３において１５，１６はセンスアンプの負
荷及び切り換え部（以下負荷と省略）、１７はＮｃｈＴ
ｒにより構成されるメモリセルデータ入力部及び活性化
制御部である。前記負荷１５及び１７は図１のセンスア
ンプと同じ構成であり、本発明の他の実施例は第２の負
荷１６を加えた構成である。前記負荷１６は負荷１５と
対称形を取り、負荷１５を構成するＰｃｈＴｒ１のゲー
トはノード１２と接続し、ＰｃｈＴｒ２のゲートは切り
換え用制御Ｔｒ７を介してノード１２に接続される。負
荷１６を構成するＰｃｈＴｒ１’のゲートは切り換え用
制御Ｔｒ７’を介してノード１１’と接続され、Ｐｃｈ
Ｔｒ２’のゲートはノード１１’と接続される。ノード
１１と１１’、ノード１２と１２’は共通に接続されて
いる。
【００１２】カレントモードとして動作するときは、Ｐ
ｃｈＴｒ２及び１’はノード１２及び１１’とゲートが
共通接続された定電流源として動作し、前記ノード１
２，１１’の電位がＰｃｈＴｒ１及び２’のゲートに入
力されてノード１１及び１２’に正帰還をかける帰還部
として動作する。帰還部のノード１１，１２’の増幅電
位は定電流源のノード１１’，１２の増幅電位よりも大
きいため、図１に示す回路方式よりも大きな増幅率が得
られる。次にラッチモードに切り換わったとき、カレン
トモードにより生じた大きな出力電位差がラッチ部のゲ
ートに伝達され、より高速動作が可能となる。さらにこ
の図３の構成を取ることはラッチモード時に前記出力電
位差が切り換え用制御Ｔｒ７及び７’を介さず、前記定
電流源部であるノード１２，１１’を介してＰｃｈＴｒ
１及び２’のゲートに入力されるため、ラッチ型センス
アンプとしての動作速度をより早めることができる。
ｃｈＴｒ２及び１’はノード１２及び１１’とゲートが
共通接続された定電流源として動作し、前記ノード１
２，１１’の電位がＰｃｈＴｒ１及び２’のゲートに入
力されてノード１１及び１２’に正帰還をかける帰還部
として動作する。帰還部のノード１１，１２’の増幅電
位は定電流源のノード１１’，１２の増幅電位よりも大
きいため、図１に示す回路方式よりも大きな増幅率が得
られる。次にラッチモードに切り換わったとき、カレン
トモードにより生じた大きな出力電位差がラッチ部のゲ
ートに伝達され、より高速動作が可能となる。さらにこ
の図３の構成を取ることはラッチモード時に前記出力電
位差が切り換え用制御Ｔｒ７及び７’を介さず、前記定
電流源部であるノード１２，１１’を介してＰｃｈＴｒ
１及び２’のゲートに入力されるため、ラッチ型センス
アンプとしての動作速度をより早めることができる。
【００１３】次に本発明のリードバス信号線のプルアッ
プ回路について示す。図１の２０はプルアップ回路であ
り、電源電位に接続されたＰｃｈＴｒ２１，２２のゲー
トはＰｃｈＴｒ２６を介して接続され、前記ＰｃｈＴｒ
２１のゲートはＰｃｈＴｒ２２の他端と接続され、前記
ＰｃｈＴｒ２２のゲートはＮｃｈＴｒ２７及びＰｃｈＴ
ｒ２８を介してＰｃｈＴｒ２１の他端と接続される。ま
たＰｃｈＴｒ２１，２２の他端はそれぞれリードバス信
号線ＲＢ，ＸＲＢと接続される。前記ＰｃｈＴｒ２６及
びＮｃｈＴｒ２７は制御信号ＺＸにより制御され、前記
ＰｃｈＴｒ２８は前記制御信号ＺＸをインバータ２９を
介した信号で制御される。
プ回路について示す。図１の２０はプルアップ回路であ
り、電源電位に接続されたＰｃｈＴｒ２１，２２のゲー
トはＰｃｈＴｒ２６を介して接続され、前記ＰｃｈＴｒ
２１のゲートはＰｃｈＴｒ２２の他端と接続され、前記
ＰｃｈＴｒ２２のゲートはＮｃｈＴｒ２７及びＰｃｈＴ
ｒ２８を介してＰｃｈＴｒ２１の他端と接続される。ま
たＰｃｈＴｒ２１，２２の他端はそれぞれリードバス信
号線ＲＢ，ＸＲＢと接続される。前記ＰｃｈＴｒ２６及
びＮｃｈＴｒ２７は制御信号ＺＸにより制御され、前記
ＰｃｈＴｒ２８は前記制御信号ＺＸをインバータ２９を
介した信号で制御される。
【００１４】制御信号として前記したセンスアンプ切り
換え用制御信号ＺＸを用いて説明する。センスアンプが
活性化状態になると、プルアップ回路はリードバスアン
プとしてリードバス電位の振幅を増加させる。制御信号
ＺＸが”Ｈｉｇｈ”になると本プルアップ回路はラッチ
構成となり、データバス電位が”Ｈｉｇｈ”側の電位を
持つ信号線のみをプルアップする。このような構成のプ
ルアップ回路を用いた場合、センスアンプをカレントミ
ラー型センスアンプだけの構成としても、高速化が図れ
る。即ち低面積化が要求されるセンスアンプ部の素子数
を減らすことができ、比較的面積を取り易い他の周辺回
路部分にプルアップ回路を設けることで、容易なレイア
ウトが可能となる。また本発明のカレント・ラッチ型セ
ンスアンプと組み合わせることで、さらなる高速化が可
能となる。
換え用制御信号ＺＸを用いて説明する。センスアンプが
活性化状態になると、プルアップ回路はリードバスアン
プとしてリードバス電位の振幅を増加させる。制御信号
ＺＸが”Ｈｉｇｈ”になると本プルアップ回路はラッチ
構成となり、データバス電位が”Ｈｉｇｈ”側の電位を
持つ信号線のみをプルアップする。このような構成のプ
ルアップ回路を用いた場合、センスアンプをカレントミ
ラー型センスアンプだけの構成としても、高速化が図れ
る。即ち低面積化が要求されるセンスアンプ部の素子数
を減らすことができ、比較的面積を取り易い他の周辺回
路部分にプルアップ回路を設けることで、容易なレイア
ウトが可能となる。また本発明のカレント・ラッチ型セ
ンスアンプと組み合わせることで、さらなる高速化が可
能となる。
【００１５】
【発明の効果】以上のように本発明の半導体記憶装置に
よれば、カレントミラー型センスアンプとラッチ型セン
スアンプを組み合わせたセンスアンプ構成において、素
子数を低減できるほか、カレントミラーモード時の出力
をリードバス信号線に出力することができ、かつラッチ
型センスアンプに切り換えたときにその出力ノードに電
位差が生じているため高速に動作させることが可能とな
る。またカレントミラーモードとラッチモードが切り換
えとなっているため、カレントミラーモードの活性化期
間を短くでき、低消費電流化を実現している。
よれば、カレントミラー型センスアンプとラッチ型セン
スアンプを組み合わせたセンスアンプ構成において、素
子数を低減できるほか、カレントミラーモード時の出力
をリードバス信号線に出力することができ、かつラッチ
型センスアンプに切り換えたときにその出力ノードに電
位差が生じているため高速に動作させることが可能とな
る。またカレントミラーモードとラッチモードが切り換
えとなっているため、カレントミラーモードの活性化期
間を短くでき、低消費電流化を実現している。
【図１】本発明の一実施例を示す図である。
【図２】本発明のセンスアンプの出力波形を示す図であ
る。
る。
【図３】本発明のセンスアンプの他の実施例を示す図で
ある。
ある。
【図４】従来例を示す図である。
センスアンプ １０，５０，６０ プルアップ回路 ２０ 負荷部 １５，１６ データ入力部 １７ ＰｃｈＴｒ １，２，６，１’，２’，６’，２
１，２２，２６，２８，５１，５２，６１，６２ ＮｃｈＴｒ ３，４，５，７，７’，２７，５３，
５４，５５，６３，６４，６５ ノード １１，１２，１１’，１２’，５６，
５７ インバータ ２９ 遅延手段 ５８
１，２２，２６，２８，５１，５２，６１，６２ ＮｃｈＴｒ ３，４，５，７，７’，２７，５３，
５４，５５，６３，６４，６５ ノード １１，１２，１１’，１２’，５６，
５７ インバータ ２９ 遅延手段 ５８
Claims (3)
- 【請求項１】 メモリセル信号を伝達するデータ線と、
前記データ線電位を増幅するセンスアンプにおいて、前
記センスアンプは一端が電源電位に接続された第１と第
２のトランジスタと、前記第１と第２のトランジスタの
ゲート間に接続された第１のスイッチと、前記第１のト
ランジスタのゲートと前記第２のトランジスタの他端が
接続され、前記第２のトランジスタのゲートと前記第１
のトランジスタの他端の間に第２のスイッチが接続され
たことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載のセンスアンプにおいて、
一端が電源電位に接続された第１導電型の第１と第２の
トランジスタと、前記第１と第２のトランジスタのゲー
ト間に接続された第１導電型の第３トランジスタと、前
記第１のトランジスタのゲートと前記第２のトランジス
タの他端が接続され、前記第２のトランジスタのゲート
と前記第１のトランジスタの他端の間に接続された第２
導電型の第４のトランジスタと、前記第３と第４のトラ
ンジスタのゲートは第１の制御信号で制御されることを
特徴とする半導体記憶装置。 - 【請求項３】 メモリセル信号を伝達するデータ線と、
前記データ線電位を増幅するセンスアンプと、前記セン
スアンプの出力を伝達するリードバス信号線において、
前記センスアンプは一端が接地電位に接続された第１の
トランジスタと、前記第１のトランジスタの他端と接続
された第２と第３トランジスタと、前記第２と第３のト
ランジスタのゲートは前記データ信号線と接続され、前
記第２と第３のトランジスタの他端は前記リードバス信
号線と接続され、前記リードバス信号線は電源電位と接
続された第４と第５のトランジスタと接続され、前記第
４と第５のトランジスタのゲートの間に接続された第６
のトランジスタと前記第４のトランジスタのゲートは前
記第５のトランジスタの他端と接続され、前記第５のト
ランジスタのゲートは第７のトランジスタを介して前記
第４のトランジスタの他端と接続されることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074256A JPH08273370A (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074256A JPH08273370A (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08273370A true JPH08273370A (ja) | 1996-10-18 |
Family
ID=13541895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7074256A Pending JPH08273370A (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08273370A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255862B1 (en) | 1999-02-12 | 2001-07-03 | Nec Corporation | Latch type sense amplifier circuit |
| KR100811375B1 (ko) * | 2001-12-28 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트 라인 센스앰프 |
| US7596044B2 (en) | 2007-01-08 | 2009-09-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device having sense amplifier operable as a semi-latch type and a full-latch type based on timing and data sensing method thereof |
-
1995
- 1995-03-30 JP JP7074256A patent/JPH08273370A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255862B1 (en) | 1999-02-12 | 2001-07-03 | Nec Corporation | Latch type sense amplifier circuit |
| KR100811375B1 (ko) * | 2001-12-28 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트 라인 센스앰프 |
| US7596044B2 (en) | 2007-01-08 | 2009-09-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device having sense amplifier operable as a semi-latch type and a full-latch type based on timing and data sensing method thereof |
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