JP3834691B2 - 半導体メモリ素子 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に長いデータバスラインを経由する信号伝達において信号伝達の安定性を確保することのできる半導体メモリ素子に関する。
【０００２】
【従来の技術】
長いデータバスラインを経由する信号を安定的伝達するために、従来には二つの直列連結されたインバータで構成されたレピータ（repeater）を含むプレチャージ回路及び遅延回路を利用してきた。遅延部により所定時間遅延された信号に応答してプレチャージ回路は次の信号の伝達のためにデータバスラインをプレチャージさせる。
【０００３】
図１は、プレチャージ回路を有する従来のデータバスラインを表す図面である。図１を参照すると、駆動回路１、２の間に信号伝達のための第１データバスラインＤＢと第２データバスライン／ＤＢが連結されている。通常的に、第１及び第２データバスラインＤＢ、／ＤＢ上にはアクティブロード（active load）、ＬＣロード（LC load）のようなロード３乃至６が存在するため、これによって伝えられた信号のレベルが低下する。
【０００４】
第１データバスラインＤＢをプレチャージするための第１プレチャージ部１２はフィードバックループ（feedback loop）を形成し、レピータ１０と二つのＰＭＯＳトランジスタＰ１、Ｐ２とで構成されている。上記二つのＰＭＯＳトランジスタの中一つのＰＭＯＳトランジスタＰ２は遅延手段７を介して第１データバスＤＢの遅延された信号に応答してターン−オンされて第１データバスラインＤＢをプレチャージさせる。他のＰＭＯＳトランジスタＰ１は、ゲートが接地電源端に連結されていてターン−オン状態を維持しているため第1データバスラインＤＢは平常の時“ハイ”電圧レベルでプレチャージ状態を維持している。第２データバスライン／ＤＢも第１データバスラインＤＢと同様に適用される。
【０００５】
一方、読み出しモードや書き込みモードの際、駆動部１、２が動作して第１、第２データバスラインＤＢ、／ＤＢの中ひとつが“ロー”電圧レベルに遷移することになる。例えば、第１データバスラインＤＢが“ロー”電圧レベルに遷移されたとすれば、ノードＮａでの電圧レベルが“ロー”に遷移することになり遅延部７によって所定の時間遅延後プレチャージ部１２のＰＭＯＳトランジスタＰ２をターン−オンさせて第１データバスラインＤＢをまた“ハイ”電圧レベルにプレチャージさせる。第２データバスラインの場合も第１データバスラインと同様に動作する。
【０００６】
しかし、上記のようにプレチャージ回路を使用する場合、データバスラインのレベル遷移（level transition）時間は優秀であるが、インバータで構成されたレピータ１０によって引き起こされる信号伝達の遅延は避けられない。また、データバスラインが読み出しモード及び書き込みモードに全部使われる両方向性データバスラインである場合、読み出しモードであるか、または書き込み動作であるかを決定するフラグが制御信号に用いねばならず、またバンク別にバスラインを共有するならば互いに衝突が生じないバンク情報も制御信号に用いなければならない。このような場合、回路が複雑になり回路面積が増加して素子の集積度が低下することになる。
【０００７】
【発明が解決しようとする課題】
そこで、上記問題点を解決するために案出された本発明は、信号またはデータを伝達することにおける安定性の保障ができる半導体メモリ素子を提供することを目的とする。
【０００８】
また、本発明は、信号またはデータラインに安定化回路を追加して高速に動作できる半導体メモリ素子を提供することを目的とする。
【０００９】
さらに、本発明は、信号伝達において安定的な高速動作を確保することによって全体のパルス幅を減らして素子の全体的な動作速度を増加させることのできる半導体メモリ素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明は、駆動部に連結され、駆動部からの信号を伝達するための伝送ラインと、前記伝送ラインに連結され、伝送ラインのレベルを遅延させて遅延された信号を出力するための遅延手段と、前記遅延された信号が入力されるプレチャージ手段であって、前記伝送ラインをプレチャージさせることによって、伝送ラインを第１論理レベルに速かに到達させるためのプレチャージ手段と、前記伝送ラインに連結され、前記伝送ラインのレベル遷移を感知するためのレベル遷移感知手段、及び前記レベル遷移感知手段で感知された信号及び前記遅延された信号に応答してスイッチング動作を通じて前記伝送ラインを第２論理レベルに速やかに到達させるためのスイッチング手段とを備えることを特徴とする。
【００１１】
【発明の実施の形態】
次に、本発明にかかる、半導体メモリ素子の実施の形態の具体例を図面を参照しながら説明する。
【００１２】
図２を参照すると、ロード２４乃至２７を有するデータバスラインが駆動部２０、２１間に連結され、多数の安定化回路部２２、２３がデータバスラインに連結されて駆動部２０、２１の信号伝達の駆動動作を補助している。
【００１３】
図３を参照すると、駆動部１、２間に第１データバスラインＤＢ及び第２データバスライン／ＤＢが連結されており、通常的にデータバスラインＤＢ、／ＤＢ上にはロード３乃至６が存在する。第１データバスラインＤＢ及び第２データバスライン／ＤＢに遅延部７、８、プレチャージ部１２、１３、及び安定化回路部３０、３１が各々連結されている。
【００１４】
第１プレチャージ部１２は第１遅延部７の出力信号を入力される二つの直列連結されたインバータ１０及び二つのＰＭＯＳトランジスタＰ１、Ｐ２とを含む。一つのＰＭＯＳトランジスタＰ１は、電源電圧端と第１データバスラインＤＢとの間に連結されてゲート端が接地電源端に連結されている。他のＰＭＯＳトランジスタＰ２は、電源電圧端と第１データバスラインＤＢとの間に連結されてゲート端に二つの直列連結されたインバータ１０の出力信号が入力される。
【００１５】
第１安定化回路部３０は第１データバスラインのレベル遷移をするためのレベル遷移感知部３０Ａ及びレベル遷移感知部３０Ａからの出力信号に応答してスイッチング動作を介して第１データバスラインＤＢのレベル遷移が速かに行われるようにする第１スイッチング部３０Ｂを含む。
【００１６】
レベル遷移感知部３０Ａは、本発明にかかる一実施例としてインバータで具現可能である。第１スイッチング部３０Ｂは、接地電源端と第１データバスラインＤＢとの間に直列連結された二つのＮＭＯＳトランジスタ３３、３４を含む。第１ＮＭＯＳトランジスタ３３は第１データバスラインＤＢに連結され、ゲートに第１レベル遷移感知部３０Ａの出力信号が入力される。第２ＮＭＯＳトランジスタ３４は第１ＮＭＯＳトランジスタ３３及び接地電源端間に連結され、遅延部７の出力信号がゲートに入力される。
【００１７】
同様に、第２データバスライン／ＤＢに連結された第２安定化回路部３１は、第１安定化回路部３０と同じ回路構成を有する。
【００１８】
図３を参照して本発明にかかる半導体メモリ素子の信号伝達動作について説明する。
平常の時には、プレチャージ部１２、１３によって第１及び第２データバスラインＤＢ、／ＤＢが“ハイ”レベル状態にプレチャージされてノードＮｂでのレベルは“ハイ”レベル状態になる。したがって、第１ＮＭＯＳトランジスタ３３は、ゲートでインバータ３０Ａによって反転された信号に応答してターン−オフ状態を維持しており、第１データバスラインＤＢに連結された遅延手段７によって遅延された信号に応答して、第２ＮＭＯＳトランジスタ３４はターン−オフ状態になる。
【００１９】
読み出しモードまたは書き込みモードで、駆動部１、２が動作することになり、第１、第２データバスラインＤＢ、／ＤＢの中ひとつが“ロー”レベルになる。例えば、第１データバスラインＤＢが“ロー”レベルになると、ノードＮｂでのレベルが“ロー”状態になり、ノードＮｂが“ハイ”状態から“ロー”状態へ行く途中に、インバータ３０Ａは、しきい電圧に到達して“ハイ”レベルを出力し、インバータ３０Ａから出力された信号に応答して第１ＮＭＯＳトランジスタ３３がターン−オンされて接地電源端に連結されるためノードＮｂが速い速度でローレベルに到達することになる。この際、第２ＮＭＯＳトランジスタ３４は、遅延部７によって所定時間の間以前の“ハイ”レベルを維持するためターン−オン状態にある。次いで、第１プレチャージ部１２は、所定の時間後に遅延部７からの“ロー”レベルに応答してノードＮｂを“ハイ”レベルにプレチャージさせる。
【００２０】
この際、第１プレチャージ部１２は、二つの直列連結されたインバータで構成されたレピータ（repeater）１０を有しているので、遅延部７からの“ロー”レベル信号に応答して第２ＮＭＯＳトランジスタ３４がターン−オンされた後、所定の時間以後にプレチャージ部１２のＰＭＯＳトランジスタＰ２がターン−オンされて、プレチャージさせる際、電源電圧端から接地電源端に流れる漏洩電流を防止する。また、第２データバスライン／ＤＢも第１データバスラインＤＢと同様に動作する。
【００２１】
図４は、本発明の他の実施例を示す。安定化回路部５０、５１は第１データバスラインＤＢ及び第２データバスライン／ＤＢに連結され、第１及び第２データラインのレベル遷移を感知するためのエッジ検出器５０Ａ、５１Ａと、エッジ検出器５０Ａ、５１Ａからの出力信号に応答してスイッチング動作を介して第１及び第２データバスラインのレベル遷移が速かに行われるようにするＮＭＯＳトランジスタ５０Ｂ、５１Ｂを含む。また、ＮＭＯＳトランジスタ５０Ｂは、第１データバスラインＤＢと接地電源端との間に連結され、第１エッジ検出器５０Ａからの出力信号がゲートに入力される。同様に、ＮＭＯＳトランジスタ５１Ｂは、第２データバスライン／ＤＢと接地電源端との間に連結され、第２エッジ検出器５１Ａからの出力信号がゲートに入力される。
【００２２】
図３のように、平常の時には、第１及び第２データバスラインＤＢ、／ＤＢがプレチャージ部１２、１３によって“ハイ”レベルを維持している。一方、読み出しモードや、書き込みモードの際、駆動部１、２によって第１、第２データバスラインＤＢ、／ＤＢの中ひとつが“ロー”レベルになる。第１データバスラインＤＢが“ロー”レベルになるとノードＮｃのレベルが“ロー”レベルになり、エッジ検出器５０Ａがレベル遷移を感知してパルス信号を発生させる。この際、第１ＮＭＯＳトランジスタ５０Ｂは、パルス信号に応答してターン−オンされて第１データバスラインＤＢのレベルを“ロー”に急速に落とし第１データバスラインＤＢがレベル遷移を速かに行われるようにする。
【００２３】
次いで、第１データバスラインＤＢは、プレチャージ手段１２により、また“ハイ”レベルにプレチャージされることになる。上記のように一つのトランジスタを使用して補助駆動回路を具現するためには、第１ＮＭＯＳトランジスタ５０Ｂがターン−オンされた後、プレチャージ部１２がターン−オンされるようにパルス幅を調節しなければならない。
【００２４】
図５は、データバスラインの長さが１５０００μｍである時の信号伝達特性を表すグラフである。図５で、符号１と２は、各々図１のノードＮ１及びノードＮ２での信号を表し、符号３と４は、一つの安定化回路部が連結された場合に、図３のノードＮ３及びノードＮ４での信号を表す。図面に示したことのように、駆動部から伝えられる信号のレベル遷移特性が約１．５ｎｓ程度改善される。
【００２５】
図６は、データバスラインの長さが２００００μｍである時の信号伝達特性を表すグラフである。図６で、符号１と２は、各々図１でのノードＮ１及びノードＮ２での信号を表し、図面符号３と４は、一つの安定化回路部が連結された場合に、図３のノードＮ３及びノードＮ４での信号を各々表す。また、符号５及び６は、三つの安定化回路部が連結された場合に、図３のノードＮ３及びノードＮ４での信号を各々表す。図面から分かるように、安定化回路手段が多く連結されるほど、データバスラインでのレベル遷移特性がさらに向上される。
【００２６】
尚、本発明は、前述した実施例及び添付した図面によって限定されるものではなく、本発明の技術的思想を抜け出さない範囲内で種々の置換、変形及び変更が可能である。
【００２７】
【発明の効果】
以上説明したように、本発明は、簡単な安定化回路を追加することによって信号伝達の際、データバスラインが完全な“ロー”レベルになるように容易に具現できる。さらに、このような安定した動作は全体のパルス幅を減らすことができるため高速の動作が容易であり、波形の傾斜が改善されることによってインバータに流れる短絡（short）電流を減らすことができて素子の消費電力を減らすことのできる効果がある。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子のデータバスラインを示した図面である。
【図２】本発明による半導体メモリ素子の安定化回路を有するデータバスラインを示した図面である。
【図３】本発明による半導体メモリ素子の一実施例での安定化回路を有するデータバスラインを示した図面である。
【図４】本発明による半導体メモリ素子の他の実施例での安定化回路を有するデータバスラインを示した図面である。
【図５】従来の半導体メモリ素子のデータバスラインの信号伝達特性を表したグラフである。
【図６】本発明による半導体メモリ素子のデータバスラインの信号伝達特性を表したグラフである。
【符号の説明】
１、２ 駆動部
７、８ 遅延部
１２、１３ プレチャージ部
２４〜２７ ロード
３０、３１ 安定化回路部
３０Ａ レベル遷移感知部
３０Ｂ スイッチング部
５０、５１ 安定化回路部
５０Ａ、５１Ａ エッジ検出器
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に長いデータバスラインを経由する信号伝達において信号伝達の安定性を確保することのできる半導体メモリ素子に関する。
【０００２】
【従来の技術】
長いデータバスラインを経由する信号を安定的伝達するために、従来には二つの直列連結されたインバータで構成されたレピータ（repeater）を含むプレチャージ回路及び遅延回路を利用してきた。遅延部により所定時間遅延された信号に応答してプレチャージ回路は次の信号の伝達のためにデータバスラインをプレチャージさせる。
【０００３】
図１は、プレチャージ回路を有する従来のデータバスラインを表す図面である。図１を参照すると、駆動回路１、２の間に信号伝達のための第１データバスラインＤＢと第２データバスライン／ＤＢが連結されている。通常的に、第１及び第２データバスラインＤＢ、／ＤＢ上にはアクティブロード（active load）、ＬＣロード（LC load）のようなロード３乃至６が存在するため、これによって伝えられた信号のレベルが低下する。
【０００４】
第１データバスラインＤＢをプレチャージするための第１プレチャージ部１２はフィードバックループ（feedback loop）を形成し、レピータ１０と二つのＰＭＯＳトランジスタＰ１、Ｐ２とで構成されている。上記二つのＰＭＯＳトランジスタの中一つのＰＭＯＳトランジスタＰ２は遅延手段７を介して第１データバスＤＢの遅延された信号に応答してターン−オンされて第１データバスラインＤＢをプレチャージさせる。他のＰＭＯＳトランジスタＰ１は、ゲートが接地電源端に連結されていてターン−オン状態を維持しているため第1データバスラインＤＢは平常の時“ハイ”電圧レベルでプレチャージ状態を維持している。第２データバスライン／ＤＢも第１データバスラインＤＢと同様に適用される。
【０００５】
一方、読み出しモードや書き込みモードの際、駆動部１、２が動作して第１、第２データバスラインＤＢ、／ＤＢの中ひとつが“ロー”電圧レベルに遷移することになる。例えば、第１データバスラインＤＢが“ロー”電圧レベルに遷移されたとすれば、ノードＮａでの電圧レベルが“ロー”に遷移することになり遅延部７によって所定の時間遅延後プレチャージ部１２のＰＭＯＳトランジスタＰ２をターン−オンさせて第１データバスラインＤＢをまた“ハイ”電圧レベルにプレチャージさせる。第２データバスラインの場合も第１データバスラインと同様に動作する。
【０００６】
しかし、上記のようにプレチャージ回路を使用する場合、データバスラインのレベル遷移（level transition）時間は優秀であるが、インバータで構成されたレピータ１０によって引き起こされる信号伝達の遅延は避けられない。また、データバスラインが読み出しモード及び書き込みモードに全部使われる両方向性データバスラインである場合、読み出しモードであるか、または書き込み動作であるかを決定するフラグが制御信号に用いねばならず、またバンク別にバスラインを共有するならば互いに衝突が生じないバンク情報も制御信号に用いなければならない。このような場合、回路が複雑になり回路面積が増加して素子の集積度が低下することになる。
【０００７】
【発明が解決しようとする課題】
そこで、上記問題点を解決するために案出された本発明は、信号またはデータを伝達することにおける安定性の保障ができる半導体メモリ素子を提供することを目的とする。
【０００８】
また、本発明は、信号またはデータラインに安定化回路を追加して高速に動作できる半導体メモリ素子を提供することを目的とする。
【０００９】
さらに、本発明は、信号伝達において安定的な高速動作を確保することによって全体のパルス幅を減らして素子の全体的な動作速度を増加させることのできる半導体メモリ素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明は、駆動部に連結され、駆動部からの信号を伝達するための伝送ラインと、前記伝送ラインに連結され、伝送ラインのレベルを遅延させて遅延された信号を出力するための遅延手段と、前記遅延された信号が入力されるプレチャージ手段であって、前記伝送ラインをプレチャージさせることによって、伝送ラインを第１論理レベルに速かに到達させるためのプレチャージ手段と、前記伝送ラインに連結され、前記伝送ラインのレベル遷移を感知するためのレベル遷移感知手段、及び前記レベル遷移感知手段で感知された信号及び前記遅延された信号に応答してスイッチング動作を通じて前記伝送ラインを第２論理レベルに速やかに到達させるためのスイッチング手段とを備えることを特徴とする。
【００１１】
【発明の実施の形態】
次に、本発明にかかる、半導体メモリ素子の実施の形態の具体例を図面を参照しながら説明する。
【００１２】
図２を参照すると、ロード２４乃至２７を有するデータバスラインが駆動部２０、２１間に連結され、多数の安定化回路部２２、２３がデータバスラインに連結されて駆動部２０、２１の信号伝達の駆動動作を補助している。
【００１３】
図３を参照すると、駆動部１、２間に第１データバスラインＤＢ及び第２データバスライン／ＤＢが連結されており、通常的にデータバスラインＤＢ、／ＤＢ上にはロード３乃至６が存在する。第１データバスラインＤＢ及び第２データバスライン／ＤＢに遅延部７、８、プレチャージ部１２、１３、及び安定化回路部３０、３１が各々連結されている。
【００１４】
第１プレチャージ部１２は第１遅延部７の出力信号を入力される二つの直列連結されたインバータ１０及び二つのＰＭＯＳトランジスタＰ１、Ｐ２とを含む。一つのＰＭＯＳトランジスタＰ１は、電源電圧端と第１データバスラインＤＢとの間に連結されてゲート端が接地電源端に連結されている。他のＰＭＯＳトランジスタＰ２は、電源電圧端と第１データバスラインＤＢとの間に連結されてゲート端に二つの直列連結されたインバータ１０の出力信号が入力される。
【００１５】
第１安定化回路部３０は第１データバスラインのレベル遷移をするためのレベル遷移感知部３０Ａ及びレベル遷移感知部３０Ａからの出力信号に応答してスイッチング動作を介して第１データバスラインＤＢのレベル遷移が速かに行われるようにする第１スイッチング部３０Ｂを含む。
【００１６】
レベル遷移感知部３０Ａは、本発明にかかる一実施例としてインバータで具現可能である。第１スイッチング部３０Ｂは、接地電源端と第１データバスラインＤＢとの間に直列連結された二つのＮＭＯＳトランジスタ３３、３４を含む。第１ＮＭＯＳトランジスタ３３は第１データバスラインＤＢに連結され、ゲートに第１レベル遷移感知部３０Ａの出力信号が入力される。第２ＮＭＯＳトランジスタ３４は第１ＮＭＯＳトランジスタ３３及び接地電源端間に連結され、遅延部７の出力信号がゲートに入力される。
【００１７】
同様に、第２データバスライン／ＤＢに連結された第２安定化回路部３１は、第１安定化回路部３０と同じ回路構成を有する。
【００１８】
図３を参照して本発明にかかる半導体メモリ素子の信号伝達動作について説明する。
平常の時には、プレチャージ部１２、１３によって第１及び第２データバスラインＤＢ、／ＤＢが“ハイ”レベル状態にプレチャージされてノードＮｂでのレベルは“ハイ”レベル状態になる。したがって、第１ＮＭＯＳトランジスタ３３は、ゲートでインバータ３０Ａによって反転された信号に応答してターン−オフ状態を維持しており、第１データバスラインＤＢに連結された遅延手段７によって遅延された信号に応答して、第２ＮＭＯＳトランジスタ３４はターン−オフ状態になる。
【００１９】
読み出しモードまたは書き込みモードで、駆動部１、２が動作することになり、第１、第２データバスラインＤＢ、／ＤＢの中ひとつが“ロー”レベルになる。例えば、第１データバスラインＤＢが“ロー”レベルになると、ノードＮｂでのレベルが“ロー”状態になり、ノードＮｂが“ハイ”状態から“ロー”状態へ行く途中に、インバータ３０Ａは、しきい電圧に到達して“ハイ”レベルを出力し、インバータ３０Ａから出力された信号に応答して第１ＮＭＯＳトランジスタ３３がターン−オンされて接地電源端に連結されるためノードＮｂが速い速度でローレベルに到達することになる。この際、第２ＮＭＯＳトランジスタ３４は、遅延部７によって所定時間の間以前の“ハイ”レベルを維持するためターン−オン状態にある。次いで、第１プレチャージ部１２は、所定の時間後に遅延部７からの“ロー”レベルに応答してノードＮｂを“ハイ”レベルにプレチャージさせる。
【００２０】
この際、第１プレチャージ部１２は、二つの直列連結されたインバータで構成されたレピータ（repeater）１０を有しているので、遅延部７からの“ロー”レベル信号に応答して第２ＮＭＯＳトランジスタ３４がターン−オンされた後、所定の時間以後にプレチャージ部１２のＰＭＯＳトランジスタＰ２がターン−オンされて、プレチャージさせる際、電源電圧端から接地電源端に流れる漏洩電流を防止する。また、第２データバスライン／ＤＢも第１データバスラインＤＢと同様に動作する。
【００２１】
図４は、本発明の他の実施例を示す。安定化回路部５０、５１は第１データバスラインＤＢ及び第２データバスライン／ＤＢに連結され、第１及び第２データラインのレベル遷移を感知するためのエッジ検出器５０Ａ、５１Ａと、エッジ検出器５０Ａ、５１Ａからの出力信号に応答してスイッチング動作を介して第１及び第２データバスラインのレベル遷移が速かに行われるようにするＮＭＯＳトランジスタ５０Ｂ、５１Ｂを含む。また、ＮＭＯＳトランジスタ５０Ｂは、第１データバスラインＤＢと接地電源端との間に連結され、第１エッジ検出器５０Ａからの出力信号がゲートに入力される。同様に、ＮＭＯＳトランジスタ５１Ｂは、第２データバスライン／ＤＢと接地電源端との間に連結され、第２エッジ検出器５１Ａからの出力信号がゲートに入力される。
【００２２】
図３のように、平常の時には、第１及び第２データバスラインＤＢ、／ＤＢがプレチャージ部１２、１３によって“ハイ”レベルを維持している。一方、読み出しモードや、書き込みモードの際、駆動部１、２によって第１、第２データバスラインＤＢ、／ＤＢの中ひとつが“ロー”レベルになる。第１データバスラインＤＢが“ロー”レベルになるとノードＮｃのレベルが“ロー”レベルになり、エッジ検出器５０Ａがレベル遷移を感知してパルス信号を発生させる。この際、第１ＮＭＯＳトランジスタ５０Ｂは、パルス信号に応答してターン−オンされて第１データバスラインＤＢのレベルを“ロー”に急速に落とし第１データバスラインＤＢがレベル遷移を速かに行われるようにする。
【００２３】
次いで、第１データバスラインＤＢは、プレチャージ手段１２により、また“ハイ”レベルにプレチャージされることになる。上記のように一つのトランジスタを使用して補助駆動回路を具現するためには、第１ＮＭＯＳトランジスタ５０Ｂがターン−オンされた後、プレチャージ部１２がターン−オンされるようにパルス幅を調節しなければならない。
【００２４】
図５は、データバスラインの長さが１５０００μｍである時の信号伝達特性を表すグラフである。図５で、符号１と２は、各々図１のノードＮ１及びノードＮ２での信号を表し、符号３と４は、一つの安定化回路部が連結された場合に、図３のノードＮ３及びノードＮ４での信号を表す。図面に示したことのように、駆動部から伝えられる信号のレベル遷移特性が約１．５ｎｓ程度改善される。
【００２５】
図６は、データバスラインの長さが２００００μｍである時の信号伝達特性を表すグラフである。図６で、符号１と２は、各々図１でのノードＮ１及びノードＮ２での信号を表し、図面符号３と４は、一つの安定化回路部が連結された場合に、図３のノードＮ３及びノードＮ４での信号を各々表す。また、符号５及び６は、三つの安定化回路部が連結された場合に、図３のノードＮ３及びノードＮ４での信号を各々表す。図面から分かるように、安定化回路手段が多く連結されるほど、データバスラインでのレベル遷移特性がさらに向上される。
【００２６】
尚、本発明は、前述した実施例及び添付した図面によって限定されるものではなく、本発明の技術的思想を抜け出さない範囲内で種々の置換、変形及び変更が可能である。
【００２７】
【発明の効果】
以上説明したように、本発明は、簡単な安定化回路を追加することによって信号伝達の際、データバスラインが完全な“ロー”レベルになるように容易に具現できる。さらに、このような安定した動作は全体のパルス幅を減らすことができるため高速の動作が容易であり、波形の傾斜が改善されることによってインバータに流れる短絡（short）電流を減らすことができて素子の消費電力を減らすことのできる効果がある。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子のデータバスラインを示した図面である。
【図２】本発明による半導体メモリ素子の安定化回路を有するデータバスラインを示した図面である。
【図３】本発明による半導体メモリ素子の一実施例での安定化回路を有するデータバスラインを示した図面である。
【図４】本発明による半導体メモリ素子の他の実施例での安定化回路を有するデータバスラインを示した図面である。
【図５】従来の半導体メモリ素子のデータバスラインの信号伝達特性を表したグラフである。
【図６】本発明による半導体メモリ素子のデータバスラインの信号伝達特性を表したグラフである。
【符号の説明】
１、２ 駆動部
７、８ 遅延部
１２、１３ プレチャージ部
２４〜２７ ロード
３０、３１ 安定化回路部
３０Ａ レベル遷移感知部
３０Ｂ スイッチング部
５０、５１ 安定化回路部
５０Ａ、５１Ａ エッジ検出器
Claims (8)
- 駆動部に連結され、駆動部からの信号を伝達するための伝送ラインと、
前記伝送ラインに連結され、伝送ラインのレベルを遅延させて遅延された信号を出力するための遅延手段と、
前記遅延された信号が入力されるプレチャージ手段であって、前記伝送ラインをプレチャージさせることによって、伝送ラインを第１論理レベルに速かに到達させるためのプレチャージ手段と、
前記伝送ラインに連結され、前記伝送ラインのレベル遷移を感知するためのレベル遷移感知手段、及び前記レベル遷移感知手段で感知された信号及び前記遅延された信号に応答してスイッチング動作を通じて前記伝送ラインを第２論理レベルに速やかに到達させるためのスイッチング手段とを備えることを特徴とする半導体メモリ素子。 - 前記レベル遷移感知手段は、前記伝送ライン及び前記スイッチング手段間に連結された第１インバータであることを特徴とする請求項１記載の半導体メモリ素子。
- 前記スイッチング手段は、前記伝送ラインに連結され、ゲートに前記レベル遷移感知手段で感知された信号が入力される第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタ及び接地電源端間に連結され、ゲートに前記遅延手段からの遅延された信号が入力される第２ＮＭＯＳトランジスタとを含むことを特徴とする請求項２記載の半導体メモリ素子。 - 前記プレチャージ手段は、前記遅延手段から遅延された信号が入力される多数の第２インバータと、
電源電圧端及び前記伝送ライン間に連結され、ゲートに前記第２インバータの出力信号が入力される第１ＰＭＯＳトランジスタと、
電源電圧端及び前記伝送ライン間に連結されて、ゲートが接地電源端に連結された第２ＰＭＯＳトランジスタとを含むことを特徴とする請求項１記載の半導体メモリ素子。 - 前記レベル遷移感知手段は、前記伝送ラインのレベル遷移を感知して所定のパルス幅を有するパルス信号を出力するためのエッジ検出器であることを特徴とする請求項１記載の半導体メモリ素子。
- 前記スイッチング手段は、接地電源端及び前記伝送ライン間に連結され、ゲートに前記エッジ検出器の出力信号が入力されるＮＭＯＳトランジスタであることを特徴とする請求項５記載の半導体メモリ素子。
- 前記第１論理レベルは、“ハイ”レベルであり、第２論理レベルは、“ロー”レベルであることを特徴とする請求項１に記載の半導体メモリ素子。
- 前記第１論理レベルは、“ロー”レベルであり、第２論理レベルは、“ハイ”レベルであることを特徴とする請求項１に記載の半導体メモリ素子。
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