JPH043035B2 - - Google Patents
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- JPH043035B2 JPH043035B2 JP61007953A JP795386A JPH043035B2 JP H043035 B2 JPH043035 B2 JP H043035B2 JP 61007953 A JP61007953 A JP 61007953A JP 795386 A JP795386 A JP 795386A JP H043035 B2 JPH043035 B2 JP H043035B2
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- circuit
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- 230000007704 transition Effects 0.000 claims description 16
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に於いて、データ・
バス・ラインに介挿された一対のセンス増幅器
と、電源ライン間に直列に介挿され前記一対のセ
ンス増幅器からの相補出力が入力される一対の出
力段トランジスタと、前記各センス増幅器に於け
るレフアレンス・レベルが現われるノードの間を
結びアドレス遷移クロツク信号にてオンとなつて
前記ノードを短絡するトランジスタとを備えた構
成にすることに依り、センス増幅器に於ける出力
の“Ｈ”レベル或いは“Ｌ”レベルを作り出す為
のレフアレンス・レベルが現れるノードをリセツ
ト（短絡）できるようにし、動作速度の向上を可
能にしたものである。
バス・ラインに介挿された一対のセンス増幅器
と、電源ライン間に直列に介挿され前記一対のセ
ンス増幅器からの相補出力が入力される一対の出
力段トランジスタと、前記各センス増幅器に於け
るレフアレンス・レベルが現われるノードの間を
結びアドレス遷移クロツク信号にてオンとなつて
前記ノードを短絡するトランジスタとを備えた構
成にすることに依り、センス増幅器に於ける出力
の“Ｈ”レベル或いは“Ｌ”レベルを作り出す為
のレフアレンス・レベルが現れるノードをリセツ
ト（短絡）できるようにし、動作速度の向上を可
能にしたものである。
本発明は、センス増幅器からデータ出力回路ま
で読み出しデータ出力回路を改良した半導体記憶
装置に関する。
で読み出しデータ出力回路を改良した半導体記憶
装置に関する。
第４図は従来のスタテイツク・ランダム・アク
セス・メモリ（スタテイツクrandom access
memory：スタテイツクRAM）に於ける読み出
しデータ出力回路を説明する為のものであり、Ａ
は要部回路説明図、Ｂは要所に於ける信号に関す
るタイミング・チヤートをそれぞれ表している。
セス・メモリ（スタテイツクrandom access
memory：スタテイツクRAM）に於ける読み出
しデータ出力回路を説明する為のものであり、Ａ
は要部回路説明図、Ｂは要所に於ける信号に関す
るタイミング・チヤートをそれぞれ表している。
図に於いて、１はセンス増幅器、２はインバー
タ、３Ａ……はインバータ、４Ａ……はインバー
タ、Ｑ１及びＱ２は出力プル・アンプ用トランジ
スタ及び出力プル・ダウン用トランジスタ、DB
及びはデータ・バス・ライン、Ｎはノード、
SOTはセンス出力、SOT′及びOT′は出力プル・ア
ツプ用トランジスタＱ１及びＱ２に入力されるセ
ンス・データ、DOTはデータ出力をそれぞれ示し
ている。
タ、３Ａ……はインバータ、４Ａ……はインバー
タ、Ｑ１及びＱ２は出力プル・アンプ用トランジ
スタ及び出力プル・ダウン用トランジスタ、DB
及びはデータ・バス・ライン、Ｎはノード、
SOTはセンス出力、SOT′及びOT′は出力プル・ア
ツプ用トランジスタＱ１及びＱ２に入力されるセ
ンス・データ、DOTはデータ出力をそれぞれ示し
ている。
この読み出しデータ出力回路は、センス増幅器
１を一つだけ用いた例であつて、一対のデータ・
バス・ラインDB及びは、図示されていない
が、カラム選択ゲート回路を介して一対のビツト
線に接続され、メモリ・セルから読み出された記
憶データの“１”、“０”に応じて一方が“Ｈ”
（“ハイ”）レベル、他方が“Ｌ”（“ロー”）レベル
になる。
１を一つだけ用いた例であつて、一対のデータ・
バス・ラインDB及びは、図示されていない
が、カラム選択ゲート回路を介して一対のビツト
線に接続され、メモリ・セルから読み出された記
憶データの“１”、“０”に応じて一方が“Ｈ”
（“ハイ”）レベル、他方が“Ｌ”（“ロー”）レベル
になる。
センス増幅器１は、データ・バス・ラインDB
及びからの信号が入力されると、それをセン
スしてセンス出力SOTを送出するが、そのセンス
出力SOT′は途中のノードＮに於いて二つに分解さ
れ、一方はインバータ３Ａ……を介しセンス・デ
ータSOT′としてトランジスタＱ１に入力され、他
方はインバータ４Ａ……を介して反転されセン
ス・データOT′としてトランジスタＱ２に入力さ
れる。
及びからの信号が入力されると、それをセン
スしてセンス出力SOTを送出するが、そのセンス
出力SOT′は途中のノードＮに於いて二つに分解さ
れ、一方はインバータ３Ａ……を介しセンス・デ
ータSOT′としてトランジスタＱ１に入力され、他
方はインバータ４Ａ……を介して反転されセン
ス・データOT′としてトランジスタＱ２に入力さ
れる。
トランジスタＱ１及びＱ２は出力段を構成し、
前記のようなセンス・データSOT′及びOT′を受け
てデータ出力DOTを送出する。
前記のようなセンス・データSOT′及びOT′を受け
てデータ出力DOTを送出する。
ところで、この場合に重要であるのは、出力段
のトランジスタＱ１及びＱ２が同時にオンとなる
ような状態が発生するのを回避することである。
のトランジスタＱ１及びＱ２が同時にオンとなる
ような状態が発生するのを回避することである。
若し、そのような状態になると、トランジスタ
Ｑ１及びＱ２の相互伝導度gnが高いことから非
常に大きな電流が流れてしまう。
Ｑ１及びＱ２の相互伝導度gnが高いことから非
常に大きな電流が流れてしまう。
そこで、この読み出しデータ出力回路に於いて
は、ノードＮに於ける出力を二つに分割した後、
トランジスタＱ１のゲートに入力されるセンス・
データSOT′の“Ｌ”レベル側を速く且つ“Ｈ”レ
ベル側を遅くし、また、トランジスタＱ２のゲー
トに入力されるセンス・データOT′の“Ｌ”レベ
ル側を速く且つ“Ｈ”レベル側を遅くすることが
行われている。
は、ノードＮに於ける出力を二つに分割した後、
トランジスタＱ１のゲートに入力されるセンス・
データSOT′の“Ｌ”レベル側を速く且つ“Ｈ”レ
ベル側を遅くし、また、トランジスタＱ２のゲー
トに入力されるセンス・データOT′の“Ｌ”レベ
ル側を速く且つ“Ｈ”レベル側を遅くすることが
行われている。
換言すると、センス増幅器１がデータ・バス・
ラインDB及びから入力を受けてからセン
ス・データSOT′及びOT′が出力段のトランジスタ
Ｑ１及びＱ２に入力されるまでの時間は、“Ｌ”
レベルから“Ｈ”レベルに移行するのか、或い
は、“Ｈ”レベルから“Ｌ”レベルに移行するの
かに依つて差を持たせることが必要になるという
ことである。
ラインDB及びから入力を受けてからセン
ス・データSOT′及びOT′が出力段のトランジスタ
Ｑ１及びＱ２に入力されるまでの時間は、“Ｌ”
レベルから“Ｈ”レベルに移行するのか、或い
は、“Ｈ”レベルから“Ｌ”レベルに移行するの
かに依つて差を持たせることが必要になるという
ことである。
この場合の要所に於ける各信号の関係が第４図
Ｂに示されている。
Ｂに示されている。
この種の回路では、データ・バス・ラインDB
及び間に短絡用トランジスタが介挿させてあ
り、通常の動作に於いては、入力アドレス信号の
変化があると、それに依りアドレス遷移クロツク
信号φ1を発生させて前記短絡用トランジスタを
オンとなし、データ・バス・ラインDB及び
にメモリ・セルの読み出しデータが現れる前に、
一旦、データ・バス・ラインDB及びを短絡
して中間レベルとなし、その後、アドレス遷移ク
ロツク信号φ1が立ち下がつた時点、即ち、前記
短絡用トランジスタがオンとなつた際に現れるメ
モリ・セルの読み出しデータをデータ・バス・ラ
インからの信号としてセンス増幅器１に入力し、
その入力があつてからセンス出力SOTが立ち上が
り開始するか或いは立ち下がり開始するかまでの
時間Ｔ１と、このセンス出力SOTを受け、インバ
ータ２，３Ａ……，４Ａ……を介してセンス・デ
ータSOT′或いはOT′が立ち上がり開始するまでの
時間Ｔ１′との和が動作遅れ時間となつている。
及び間に短絡用トランジスタが介挿させてあ
り、通常の動作に於いては、入力アドレス信号の
変化があると、それに依りアドレス遷移クロツク
信号φ1を発生させて前記短絡用トランジスタを
オンとなし、データ・バス・ラインDB及び
にメモリ・セルの読み出しデータが現れる前に、
一旦、データ・バス・ラインDB及びを短絡
して中間レベルとなし、その後、アドレス遷移ク
ロツク信号φ1が立ち下がつた時点、即ち、前記
短絡用トランジスタがオンとなつた際に現れるメ
モリ・セルの読み出しデータをデータ・バス・ラ
インからの信号としてセンス増幅器１に入力し、
その入力があつてからセンス出力SOTが立ち上が
り開始するか或いは立ち下がり開始するかまでの
時間Ｔ１と、このセンス出力SOTを受け、インバ
ータ２，３Ａ……，４Ａ……を介してセンス・デ
ータSOT′或いはOT′が立ち上がり開始するまでの
時間Ｔ１′との和が動作遅れ時間となつている。
前記したように、出力段トランジスタＱ１及び
Ｑ２が同時にオンになることを回避する為にゲー
トの入力に時間差を持たせようとすれば、必然的
に時間Ｔ１′は長くなり、回路の動作速度は低下
することになる。
Ｑ２が同時にオンになることを回避する為にゲー
トの入力に時間差を持たせようとすれば、必然的
に時間Ｔ１′は長くなり、回路の動作速度は低下
することになる。
第５図は読み出しデータ回路に関する他の従来
例を説明する為のもので、Ａは要部回路説明図、
Ｂは要所に於ける信号のタイミング・チヤートを
それぞれ表し、第４図に於いた用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。
例を説明する為のもので、Ａは要部回路説明図、
Ｂは要所に於ける信号のタイミング・チヤートを
それぞれ表し、第４図に於いた用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。
図に於いて、１Ａ及び１Ｂはセンス増幅器、Ｔ
２は動作遅れ時間を示している。
２は動作遅れ時間を示している。
この従来例では、二つのセンス増幅器１Ａ及び
１Ｂを用い、そのセンス出力のうち相補的なセン
ス出力SOT及びOTを取り出して、それ等をインバ
ータ３Ａ，３Ｂ……或いはインバータ４Ａ，４Ｂ
……を介して直接に出力段のトランジスタＱ１及
びＱ２に入力するようにしてあり、その結果、そ
れ等ゲートからはデータ出力DOTが得られるよう
になつている。
１Ｂを用い、そのセンス出力のうち相補的なセン
ス出力SOT及びOTを取り出して、それ等をインバ
ータ３Ａ，３Ｂ……或いはインバータ４Ａ，４Ｂ
……を介して直接に出力段のトランジスタＱ１及
びＱ２に入力するようにしてあり、その結果、そ
れ等ゲートからはデータ出力DOTが得られるよう
になつている。
この場合に於いても、出力段のトランジスタＱ
１及びＱ２が競合、即ち、同時にオンになること
は避けなければならない。
１及びＱ２が競合、即ち、同時にオンになること
は避けなければならない。
その為、センス増幅器１Ａ及び１Ｂから送出さ
れるデータが入力されるインバータが“Ｈ”レベ
ルから“Ｌ”レベルに、或いは“Ｌ”レベルから
“Ｈ”レベルに移行する閾値レベルを調整するよ
うにしている。
れるデータが入力されるインバータが“Ｈ”レベ
ルから“Ｌ”レベルに、或いは“Ｌ”レベルから
“Ｈ”レベルに移行する閾値レベルを調整するよ
うにしている。
この閾値レベルをセンス出力SOT及びOTが交差
している点に於けるレベルよりも下方に設定した
場合、センス増幅器１Ａ及び１Ｂ両方のセンス出
力SOT及びOTが前記閾値レベルよりも上にある状
態であれば、出力段のトランジスタＱ１及びＱ２
のゲートは“Ｌ”レベル及び“Ｌ”レベルの状態
にあり、従つて、そこから読み出しを行うように
すれば、先ず、“Ｌ”レベル及び“Ｌ”レベルの
状態になつてから、次に、データとして必要とさ
れる側が“Ｈ”レベルとなるような形で遷移させ
ることができる。
している点に於けるレベルよりも下方に設定した
場合、センス増幅器１Ａ及び１Ｂ両方のセンス出
力SOT及びOTが前記閾値レベルよりも上にある状
態であれば、出力段のトランジスタＱ１及びＱ２
のゲートは“Ｌ”レベル及び“Ｌ”レベルの状態
にあり、従つて、そこから読み出しを行うように
すれば、先ず、“Ｌ”レベル及び“Ｌ”レベルの
状態になつてから、次に、データとして必要とさ
れる側が“Ｈ”レベルとなるような形で遷移させ
ることができる。
但し、この場合も、センス出力SOT及びOTの波
形は、第４図に見られるようなセンス増幅器が一
つの場合と変わりなく、従つて、特に、動作速度
の向上には結び付かない。
形は、第４図に見られるようなセンス増幅器が一
つの場合と変わりなく、従つて、特に、動作速度
の向上には結び付かない。
第６図は読み出しデータ回路に関する他の従来
例を説明する為のもので、Ａは要部回路説明図、
Ｂは要所に於ける信号のタイミング・チヤートを
それぞれ表し、第４図及び第５図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
例を説明する為のもので、Ａは要部回路説明図、
Ｂは要所に於ける信号のタイミング・チヤートを
それぞれ表し、第４図及び第５図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
図に於いて、５はリセツト回路、φ2はアドレ
ス遷移クロツク信号を表している。尚、アドレス
遷移クロツク信号φ2はアドレス遷移クロツク信
号φ1を遅らせたものを用いているが、そのまま
遅らせずに用いることも可能である。
ス遷移クロツク信号を表している。尚、アドレス
遷移クロツク信号φ2はアドレス遷移クロツク信
号φ1を遅らせたものを用いているが、そのまま
遅らせずに用いることも可能である。
この回路では、データが切り換わる際、リセツ
ト回路５に依つて、センス増幅器１Ａ及び１Ｂの
出力ライン間を短絡し得るようになつている。
ト回路５に依つて、センス増幅器１Ａ及び１Ｂの
出力ライン間を短絡し得るようになつている。
第７図はセンス増幅器１Ａ及び１Ｂの具体的な
要部回路図を表し、第４図乃至第６図に於いて用
いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。
要部回路図を表し、第４図乃至第６図に於いて用
いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。
図に於いて、Ｑ３乃至Ｑ１３はトランジスタ、
Ｎ１及びＮ２はノードをそれぞれ表し、そして、
トランジスタＱ３乃至Ｑ７はセンス増幅器１Ａを
構成し、また、トランジスタＱ８乃至１２はセン
ス増幅器１Ｂを構成し、更にまた、トランジスタ
Ｑ１３はセンス増幅器１Ａ及び１Ｂの出力ライン
間を短絡する為のトランジスタであり、第６図に
於けるリセツト回路５に相当する。
Ｎ１及びＮ２はノードをそれぞれ表し、そして、
トランジスタＱ３乃至Ｑ７はセンス増幅器１Ａを
構成し、また、トランジスタＱ８乃至１２はセン
ス増幅器１Ｂを構成し、更にまた、トランジスタ
Ｑ１３はセンス増幅器１Ａ及び１Ｂの出力ライン
間を短絡する為のトランジスタであり、第６図に
於けるリセツト回路５に相当する。
第８図は第７図に示した回路の動作を説明する
為の回路要所に於ける信号のタイミング・チヤー
トを表し、第４図乃至第７図に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
為の回路要所に於ける信号のタイミング・チヤー
トを表し、第４図乃至第７図に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
図に於いて、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ３′，
Ｃ４′は曲線に付された記号である。
Ｃ４′は曲線に付された記号である。
第７図について説明したセンス増幅器１Ａ及び
１Ｂの動作を第８図を参照しつつ説明する。
１Ｂの動作を第８図を参照しつつ説明する。
当初、データ・バス・ラインDBが“Ｈ”レベ
ルの状態に、また、データ・バス・ラインが
“Ｌ”レベルの状態にあるとする。
ルの状態に、また、データ・バス・ラインが
“Ｌ”レベルの状態にあるとする。
メモリ・セルの読み出しに依り、データ・バ
ス・ラインDBが“Ｈ”レベルの状態に、また、
データ・バス・ラインが“Ｈ”レベルの状態
になつたとすると、これ等データ・バス・ライン
DB及びに於ける電位の時間変化は曲線Ｃ１
及びＣ２に見られる通りであり、この場合のセン
ス増幅器１Ａ及び１Ｂのセンス出力SOT及びOTは
曲線Ｃ３及びＣ４に見られる通りであり、かなり
遅くなつている。
ス・ラインDBが“Ｈ”レベルの状態に、また、
データ・バス・ラインが“Ｈ”レベルの状態
になつたとすると、これ等データ・バス・ライン
DB及びに於ける電位の時間変化は曲線Ｃ１
及びＣ２に見られる通りであり、この場合のセン
ス増幅器１Ａ及び１Ｂのセンス出力SOT及びOTは
曲線Ｃ３及びＣ４に見られる通りであり、かなり
遅くなつている。
然しながら、ここで、第７図に見られるトラン
ジスタＱ１３をアドレス遷移クロツク信号φ2で
導通させ、二つのセンス増幅器１Ａ及び１Ｂのセ
ンス出力SOT及びOTをリセツトすることに依り高
速化することができる。この場合、センス出力
SOT及びOTに関する曲線Ｃ３及びＣ４は曲線Ｃ
３′及びＣ４′のようになり、センス増幅器１Ａ及
び１Ｂのセンス出力SOT及びOTが早く現れること
になる。尚、このようなセンス増幅器対を多段に
形成し、更に高速化を図ることも行われている。
ジスタＱ１３をアドレス遷移クロツク信号φ2で
導通させ、二つのセンス増幅器１Ａ及び１Ｂのセ
ンス出力SOT及びOTをリセツトすることに依り高
速化することができる。この場合、センス出力
SOT及びOTに関する曲線Ｃ３及びＣ４は曲線Ｃ
３′及びＣ４′のようになり、センス増幅器１Ａ及
び１Ｂのセンス出力SOT及びOTが早く現れること
になる。尚、このようなセンス増幅器対を多段に
形成し、更に高速化を図ることも行われている。
前記説明した従来例に於いて、最も優れた性能
を有する読み出しデータ出力回路は第６図乃至第
８図に関して説明したものであるが、それにも未
だ欠点がある。
を有する読み出しデータ出力回路は第６図乃至第
８図に関して説明したものであるが、それにも未
だ欠点がある。
それは、出力に“Ｈ”レベル、“Ｌ”レベルを
作り出す為のレフアレンス・レベルとなるノード
Ｎ１及びＮ２に於けるレベルの変化が緩慢なこと
である。即ち、ノードＮ１及びＮ２には、或る時
点に於いて、その前に読み出したデータに対応す
る容量が残つている為、アドレス遷移クロツク信
号が立ち下がつても、センス出力SOT及びOTとし
ては、そのレベルが、一旦、逆の方向に上昇或い
は下降してから目的とするデータが現れてくる旨
の現象があり、従つて、その分だけスピードが低
下することになる。尚、このような現象は、第６
図Ｂとして示したタイミング・チヤートに於ける
センス増幅器１Ａ並びに１Ｂのセンス出力SOT及
びOTの波形を見ると理解できる。
作り出す為のレフアレンス・レベルとなるノード
Ｎ１及びＮ２に於けるレベルの変化が緩慢なこと
である。即ち、ノードＮ１及びＮ２には、或る時
点に於いて、その前に読み出したデータに対応す
る容量が残つている為、アドレス遷移クロツク信
号が立ち下がつても、センス出力SOT及びOTとし
ては、そのレベルが、一旦、逆の方向に上昇或い
は下降してから目的とするデータが現れてくる旨
の現象があり、従つて、その分だけスピードが低
下することになる。尚、このような現象は、第６
図Ｂとして示したタイミング・チヤートに於ける
センス増幅器１Ａ並びに１Ｂのセンス出力SOT及
びOTの波形を見ると理解できる。
本発明は、ノードＮ１及びＮ２に於けるレベル
変化を急速に行うことができるようにし、半導体
記憶装置を更にスピード・アツプしようとするも
のである。
変化を急速に行うことができるようにし、半導体
記憶装置を更にスピード・アツプしようとするも
のである。
本発明に依る半導体記憶装置に於いては、デー
タ・バス・ライン（例えばデータ・バス・ライン
DB及び）に介挿された一対のセンス増幅器
（例えばセンス増幅器１Ａ及び１Ｂ）と、電源ラ
イン間に直列に介挿され前記一対のセンス増幅器
からの相補出力（例えばセンス出力SOT及びOT）
が入力される一対の出力段トランジスタ（例えば
出力プル・アツプ用トランジスタＱ１及び出力プ
ル・ダウン用トランジスタＱ２）と、前記各セン
ス増幅器に於けるレフアレンス・レベルが現れる
ノード（例えばノードＮ１及びＮ２）の間を結び
アドレス遷移クロツク信号（例えばアドレス遷移
クロツク信号φ2）にてオンとなつて前記ノード
を短絡するトランジスタ（例えばレフアレンス・
ノード短絡用トランジスタＱ１５）とを備えてな
る構成になつている。
タ・バス・ライン（例えばデータ・バス・ライン
DB及び）に介挿された一対のセンス増幅器
（例えばセンス増幅器１Ａ及び１Ｂ）と、電源ラ
イン間に直列に介挿され前記一対のセンス増幅器
からの相補出力（例えばセンス出力SOT及びOT）
が入力される一対の出力段トランジスタ（例えば
出力プル・アツプ用トランジスタＱ１及び出力プ
ル・ダウン用トランジスタＱ２）と、前記各セン
ス増幅器に於けるレフアレンス・レベルが現れる
ノード（例えばノードＮ１及びＮ２）の間を結び
アドレス遷移クロツク信号（例えばアドレス遷移
クロツク信号φ2）にてオンとなつて前記ノード
を短絡するトランジスタ（例えばレフアレンス・
ノード短絡用トランジスタＱ１５）とを備えてな
る構成になつている。
前記手段に依れば、一対のセンス増幅器に於け
るレフアレンス・レベルが現れるノード間をリセ
ツトすることができるので、目的とするセンス出
力の不都合な遅延を伴うことなく現れるようにす
ることができ、半導体記憶装置のより一層の高速
化が可能である。
るレフアレンス・レベルが現れるノード間をリセ
ツトすることができるので、目的とするセンス出
力の不都合な遅延を伴うことなく現れるようにす
ることができ、半導体記憶装置のより一層の高速
化が可能である。
第１図は本発明一実施例を説明する為のもので
あり、Ａは要部回路説明図、Ｂは要所に於ける信
号に関するタイミング・チヤートをそれぞれ示
し、第４図乃至第８図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。
あり、Ａは要部回路説明図、Ｂは要所に於ける信
号に関するタイミング・チヤートをそれぞれ示
し、第４図乃至第８図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものと
する。
本実施例が第６図乃至第８図に関して説明した
従来例と相違する点は、センス増幅器１Ａと１Ｂ
とに於ける所要ノード間にリセツト回路６が介挿
されていることである。
従来例と相違する点は、センス増幅器１Ａと１Ｂ
とに於ける所要ノード間にリセツト回路６が介挿
されていることである。
第２図は第１図に見られるセンス増幅器１Ａ及
び１Ｂ、リセツト回路５及び６などを具体的に表
す要部回路図であり、第１図、第４図乃至第８図
に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
び１Ｂ、リセツト回路５及び６などを具体的に表
す要部回路図であり、第１図、第４図乃至第８図
に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
図に於いて、Ｑ１４はノードＮ１及びＮ２間を
短絡する為のトランジスタであり、第１図に於け
るリセツト回路６に相当する。
短絡する為のトランジスタであり、第１図に於け
るリセツト回路６に相当する。
さきに、従来例として、第７図に見られる読み
出しデータ回路では、メモリ・セルの読み出しを
行う際、アドレス遷移信号φ2をトランジスタＱ
１３のゲートに印加して導通させたが、第１図及
び第２図に見られる実施例では、アドレス遷移ク
ロツク信号φ2をトランジスタＱ１４にも印加し
て導通させ、ノードＮ１及びＮ２間を短絡し、そ
の個所に於ける容量をリセツトするようにしてい
る。
出しデータ回路では、メモリ・セルの読み出しを
行う際、アドレス遷移信号φ2をトランジスタＱ
１３のゲートに印加して導通させたが、第１図及
び第２図に見られる実施例では、アドレス遷移ク
ロツク信号φ2をトランジスタＱ１４にも印加し
て導通させ、ノードＮ１及びＮ２間を短絡し、そ
の個所に於ける容量をリセツトするようにしてい
る。
このようにすると、第６図乃至第８図に関して
説明した従来例のように逆データを読み出すよう
なことはなくなり、必要とするデータを中間レベ
ルから直ちに読み出すことができる。
説明した従来例のように逆データを読み出すよう
なことはなくなり、必要とするデータを中間レベ
ルから直ちに読み出すことができる。
その場合のセンス増幅器１Ａ及び１Ｂに於ける
センス出力SOT及びOTの波形は第１図Ｂとして示
したタイミング・チヤートに見られる通りであ
り、それに依れば第６図Ｂに示されているような
逆データは存在しないことが明らかである。
センス出力SOT及びOTの波形は第１図Ｂとして示
したタイミング・チヤートに見られる通りであ
り、それに依れば第６図Ｂに示されているような
逆データは存在しないことが明らかである。
第３図は本発明に於ける他の実施例を説明する
為のものであり、Ａは要部回路説明図、Ｂは要所
に於ける信号に関するタイミング・チヤートをそ
れぞれ表し、第１図及び第２図、第４図乃至第８
図に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
為のものであり、Ａは要部回路説明図、Ｂは要所
に於ける信号に関するタイミング・チヤートをそ
れぞれ表し、第１図及び第２図、第４図乃至第８
図に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
図に於いて、１Ｃ，１Ｄ，１Ｅ，１Ｆはセンス
増幅器１Ａ及び１Ｂと同様のセンス増幅器、５
Ａ，５Ｂ，５Ｃはリセツト回路５と同様のリセツ
ト回路、６Ａ，６Ｂ，６Ｃはリセツト回路６と同
様のリセツト回路を表している。
増幅器１Ａ及び１Ｂと同様のセンス増幅器、５
Ａ，５Ｂ，５Ｃはリセツト回路５と同様のリセツ
ト回路、６Ａ，６Ｂ，６Ｃはリセツト回路６と同
様のリセツト回路を表している。
図から明らかなように、本実施例が第１図及び
第２図に関して説明した実施例と相違する点は、
センス増幅器が多段になつていることである。
第２図に関して説明した実施例と相違する点は、
センス増幅器が多段になつていることである。
一般にセンス増幅器は、１段であるとセンス出
力SOT及びOTのライズ・フオール時間が長くなる
が、２段、３段となるにつれて短くなるから高速
化するには有利であり、第３図Ｂには、その状態
が明瞭に表されている。
力SOT及びOTのライズ・フオール時間が長くなる
が、２段、３段となるにつれて短くなるから高速
化するには有利であり、第３図Ｂには、その状態
が明瞭に表されている。
本発明に依る半導体記憶装置に於いては、デー
タ・バス・ラインに介挿入された一対のセンス増
幅器に於けるレフアレンス・レベルが現れるノー
ドの間を結びアドレス遷移クロツク信号にてオン
となつて前記ノードを短絡するトランジスタとを
備えた構成にしてある。
タ・バス・ラインに介挿入された一対のセンス増
幅器に於けるレフアレンス・レベルが現れるノー
ドの間を結びアドレス遷移クロツク信号にてオン
となつて前記ノードを短絡するトランジスタとを
備えた構成にしてある。
このような構成を採ることに依り、センス増幅
器に於ける出力の“Ｈ”レベル或いは“Ｌ”レベ
ルを作り出す為のレフアレンス・レベルが現れる
ノードをリセツト（短絡）することができるの
で、従来技術に依る読み出しデータ回路のように
一旦逆データを読み出してから正規のデータが読
み出されるなどの現象は発生せず、アドレス遷移
クロツク信号が立ち下がると直ちに所望のデータ
が現れ始めることになり、従つて、半導体記憶装
置の動作速度は向上する。
器に於ける出力の“Ｈ”レベル或いは“Ｌ”レベ
ルを作り出す為のレフアレンス・レベルが現れる
ノードをリセツト（短絡）することができるの
で、従来技術に依る読み出しデータ回路のように
一旦逆データを読み出してから正規のデータが読
み出されるなどの現象は発生せず、アドレス遷移
クロツク信号が立ち下がると直ちに所望のデータ
が現れ始めることになり、従つて、半導体記憶装
置の動作速度は向上する。
第１図Ａ及びＢは本発明一実施例を説明する為
の要部回路説明図及び要所に於ける信号に関する
タイミング・チヤート、第２図は第１図に於ける
センス増幅器などの具体的要部回路図、第３図Ａ
及びＢは本発明に於ける他の実施例を説明する為
の要部回路説明図及び要所に於ける信号に関する
タイミング・チヤート、第４図Ａ及びＢは従来例
を説明する為の要部回路説明図及び要所に於ける
信号に関するタイミング・チヤート、第５図Ａ及
びＢは他の従来例を説明する為の要部回路説明図
及び要所に於ける信号に関するタイミング・チヤ
ート、第６図Ａ及びＢは更に他の従来例を説明す
る為の要部回路説明図及び要所に於ける信号に関
するタイミング・チヤート、第７図は第６図に於
けるセンス増幅器などの具体的要部回路図、第８
図は第７図に見られる回路の動作を説明する為の
要所に於ける信号に関するタイミング・チヤート
をそれぞれ表している。 図に於いて、１Ａ及び１Ｂはセンス増幅器、３
Ａ……はインバータ、４Ａ……はインバータ、Ｑ
１及びＱ２は出力プル・アツプ用トランジスタ及
び出力プル・ダウン用トランジスタ、Ｑ３乃至Ｑ
１２はトランジスタ、Ｑ１３はセンス増幅器１Ａ
及び１Ｂの出力ライン間を短絡する為のトランジ
スタ、Ｑ１４はレフアレンス・ノード短絡用トラ
ンジスタ、DB及びはデータ・バス・ライン、
Ｎ１及びＮ２はノード、SOT及びOTはセンス出
力、DOTはデータ出力をそれぞれ示している。
の要部回路説明図及び要所に於ける信号に関する
タイミング・チヤート、第２図は第１図に於ける
センス増幅器などの具体的要部回路図、第３図Ａ
及びＢは本発明に於ける他の実施例を説明する為
の要部回路説明図及び要所に於ける信号に関する
タイミング・チヤート、第４図Ａ及びＢは従来例
を説明する為の要部回路説明図及び要所に於ける
信号に関するタイミング・チヤート、第５図Ａ及
びＢは他の従来例を説明する為の要部回路説明図
及び要所に於ける信号に関するタイミング・チヤ
ート、第６図Ａ及びＢは更に他の従来例を説明す
る為の要部回路説明図及び要所に於ける信号に関
するタイミング・チヤート、第７図は第６図に於
けるセンス増幅器などの具体的要部回路図、第８
図は第７図に見られる回路の動作を説明する為の
要所に於ける信号に関するタイミング・チヤート
をそれぞれ表している。 図に於いて、１Ａ及び１Ｂはセンス増幅器、３
Ａ……はインバータ、４Ａ……はインバータ、Ｑ
１及びＱ２は出力プル・アツプ用トランジスタ及
び出力プル・ダウン用トランジスタ、Ｑ３乃至Ｑ
１２はトランジスタ、Ｑ１３はセンス増幅器１Ａ
及び１Ｂの出力ライン間を短絡する為のトランジ
スタ、Ｑ１４はレフアレンス・ノード短絡用トラ
ンジスタ、DB及びはデータ・バス・ライン、
Ｎ１及びＮ２はノード、SOT及びOTはセンス出
力、DOTはデータ出力をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ データ・バス・ラインに介挿された一対のセ
ンス増幅器と、 電源ライン間に直列に介挿され前記一対のセン
ス増幅器からの相補出力が入力される一対の出力
段トランジスタと、 前記各センス増幅器に於けるレフアレンス・レ
ベルが現れるノードの間を結びアドレス遷移クロ
ツク信号にてオンとなつて前記ノードを短絡する
トランジスタと を備えてなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007953A JPS62167698A (ja) | 1986-01-20 | 1986-01-20 | 半導体記億装置 |
| EP87300411A EP0235889B1 (en) | 1986-01-20 | 1987-01-19 | Data reading circuit for semiconductor memory device |
| DE8787300411T DE3763267D1 (de) | 1986-01-20 | 1987-01-19 | Datenleseschaltung fuer eine halbleiter-speichervorrichtung. |
| KR1019870000430A KR900008917B1 (ko) | 1986-01-20 | 1987-01-20 | 반도체 메모리 소자의 데이타 판독회로 |
| US07/004,950 US4843595A (en) | 1986-01-20 | 1987-01-20 | Data reading circuit for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007953A JPS62167698A (ja) | 1986-01-20 | 1986-01-20 | 半導体記億装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62167698A JPS62167698A (ja) | 1987-07-24 |
| JPH043035B2 true JPH043035B2 (ja) | 1992-01-21 |
Family
ID=11679852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007953A Granted JPS62167698A (ja) | 1986-01-20 | 1986-01-20 | 半導体記億装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4843595A (ja) |
| EP (1) | EP0235889B1 (ja) |
| JP (1) | JPS62167698A (ja) |
| KR (1) | KR900008917B1 (ja) |
| DE (1) | DE3763267D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3708499A1 (de) * | 1987-03-16 | 1988-10-20 | Sgs Halbleiterbauelemente Gmbh | Digitale gegentakt-treiberschaltung |
| US4954992A (en) * | 1987-12-24 | 1990-09-04 | Mitsubishi Denki Kabushiki Kaisha | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
| US5276643A (en) * | 1988-08-11 | 1994-01-04 | Siemens Aktiengesellschaft | Integrated semiconductor circuit |
| JPH0646513B2 (ja) * | 1989-07-12 | 1994-06-15 | 株式会社東芝 | 半導体記憶装置のデータ読出回路 |
| JP2534782B2 (ja) * | 1989-11-10 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
| US4972374A (en) * | 1989-12-27 | 1990-11-20 | Motorola, Inc. | Output amplifying stage with power saving feature |
| JP2573392B2 (ja) * | 1990-03-30 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH0474382A (ja) * | 1990-07-17 | 1992-03-09 | Fujitsu Ltd | 半導体記憶装置 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
| DE69228919T2 (de) * | 1991-12-17 | 1999-08-26 | St Microelectronics | Tristate-Treiberschaltung für interne Datenbusleitungen |
| US5295104A (en) * | 1991-12-17 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with precharged internal data bus |
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| GB2321736B (en) * | 1997-01-30 | 2001-04-11 | Motorola Ltd | Sense amplifier circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061987A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS60254485A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | スタテイツク型半導体記憶装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2129235A1 (de) * | 1971-06-12 | 1973-01-04 | Licentia Gmbh | Verstaerkeranordnung fuer impulse geringen energieinhalts, insbesondere zur anwendung als leseverstaerker fuer magnetschicht- oder magnetdrahtspeicher |
| US4150441A (en) * | 1978-03-20 | 1979-04-17 | Microtechnology Corporation | Clocked static memory |
| JPS5570989A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Differential type sense amplifier |
| JPS5833638B2 (ja) * | 1979-09-21 | 1983-07-21 | 株式会社日立製作所 | メモリ装置 |
| JPS595989B2 (ja) * | 1980-02-16 | 1984-02-08 | 富士通株式会社 | スタティック型ランダムアクセスメモリ |
| US4742488A (en) * | 1982-10-25 | 1988-05-03 | Advanced Micro Devices, Inc. | Sense amplifier/write circuit for semiconductor memories |
| JPS59181829A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| JPS6063786A (ja) * | 1983-09-17 | 1985-04-12 | Fujitsu Ltd | センスアンプ |
| DD219615A1 (de) * | 1983-12-01 | 1985-03-06 | Mikroelektronik Zt Forsch Tech | Asymmetrische schreib-lese-schaltung |
| EP0179351B1 (en) * | 1984-10-11 | 1992-10-07 | Hitachi, Ltd. | Semiconductor memory |
| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
| JPS62192997A (ja) * | 1986-02-20 | 1987-08-24 | Toshiba Corp | カレントミラ−型センスアンプ |
-
1986
- 1986-01-20 JP JP61007953A patent/JPS62167698A/ja active Granted
-
1987
- 1987-01-19 EP EP87300411A patent/EP0235889B1/en not_active Expired - Lifetime
- 1987-01-19 DE DE8787300411T patent/DE3763267D1/de not_active Expired - Fee Related
- 1987-01-20 US US07/004,950 patent/US4843595A/en not_active Expired - Lifetime
- 1987-01-20 KR KR1019870000430A patent/KR900008917B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061987A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS60254485A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | スタテイツク型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900008917B1 (ko) | 1990-12-11 |
| US4843595A (en) | 1989-06-27 |
| JPS62167698A (ja) | 1987-07-24 |
| EP0235889B1 (en) | 1990-06-13 |
| EP0235889A1 (en) | 1987-09-09 |
| DE3763267D1 (de) | 1990-07-19 |
| KR870007510A (ko) | 1987-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |