DD219615A1

DD219615A1 - Asymmetrische schreib-lese-schaltung

Info

Publication number: DD219615A1
Application number: DD25738183A
Authority: DD
Inventors: Wolfgang Winkler; Peter Saenger
Original assignee: Mikroelektronik Zt Forsch Tech
Priority date: 1983-12-01
Filing date: 1983-12-01
Publication date: 1985-03-06

Abstract

Die Erfindung betrifft eine asymmetrische Schreib-Lese-Schaltung, wie sie in dynamischen Halbleiterspeichern mit Speicherzellen, die einen grossen Spannungshub zwischen den beiden Informationszustaenden aufweisen, angewendet wird. Vorzugsweise sind diese Speicherzellen Ladungsschichtungszellen mit seriellem Hilfsgate. Die Aufgabe der Erfindung besteht darin, eine asymmetrische Schreib-Lese-Schaltung zu schaffen, die es ermoeglicht, bei erhoehter Empfindlichkeit gleichzeitig den Refresh-Vorgang auszufuehren. Erfindungsgemaess wird ein bereits vorgeschlagener asymmetrischer Leseverstaerker dahingehend erweitert, dass ein Einstelltakt ueber einen zweiten Koppelkondensator mit dem Eingang des ersten Negators (oder Verstaerkers) verbunden ist und dass ein Refresh-Transistor den Ausgang mit der Bitleitung verbindet. Fig. 1

Description

Asymmetrische Schreib-Lese-Schaltung -Anwendungsgebiet der Erfindung ...

Die Erfindung betrifft eine -asymmetrische Schreib-Lese-Schaltung, wie sie in dynamischen Speichern zum Lesen von Signalen mit größeren.Spannungshub angewendet wird. \ Derartige Lesesignale kommen z.B. bei Schwellepannungszellen mit seriellen Hilfsgate vor.

Charakteristik der bekannten technischen Lösungen

Für das Lesen von. Informationen mit vorzugsweise geringen Spannungshub sind Leseverstärker bekannt, die den bekannten kreuzgekoppelten Flip-Flop verwenden. ' Ein derartiger Flip-Flop-Leseverstärker ist in der , DE-OS 31 01 101 beschrieben. Der Leseverstärker benötigt aber für das sichere Erkennen der.Zustände high und low eine Referenzspannung in der Mitte der beiden Pegel. Die Referenzspannung wird dabei von Dummy-Zellen erzeugt, die andere geometrische Abmessungen als die Speicherzellen besitzen. Insbesondere soll dabei das W/L-Verhältnis der Dummy-Zellen!kleiner sein als bei den Speicherzellen. Bei der Kleinheit der Speicherzellen ist aber eine Verringerung der Kanalweite W kaum möglich. Andererseits kann die Kanallänge L nicht vergrößert werden, um das Raster der Bitleitungen nicht aufzuweiten. .,

Bei einem größeren Spaniiuhgshub "beim Lesen ist es möglich, mit einem asymmetrischen Leseverstärker das Lesesignal auszuwerten· Dazu wurde bereits ein Leseverstärker für Zweitränsistorzellen vorgeschlagen, der aus zwei hintereinandergeschalteten !Te gat or en besteht'. . " . Der erste ITegator wird dabei über einen Einstelltrans.istor auf einen definierten Arbeitspunkt eingestellt. Die Lasttransistoren der .Negatorsn sind dabei getaktete Enhancementtransistoren. ' ,Über einen Koppelkondensator wird der Spannungshub zwischen einer Referenzspannung und dem jeweiligen Lesesignal auf den Eingang des ETegators gegeben. , · nachteilig- ist hierbei, daß zusätzlich Mittel in Form einer , Bootstrap-Schaltung zum Refresh der in der Wortleitungszeile ausgelesenen Information benötigt werden. /

Ziel der Erfindung

Das Ziel-der Erfindung-besteht darin, eine asymmetrische Schreib-Lese-Schaltung. zu schaffen, die es ermöglicht, den Refresh unmittelbar ohne zusätzliche Bootstrap-Schaltung durchzuführen.

Darlegung des Wesens der Erfindung

Die Aufgabe der Erfindung besteht darin, eine asymmetrische Schreib-Lese-Schaltung zu schaffen, die es bei erhöhter Empfindlichkeit ermöglicht, gleichzeitig den Refresh-Vorgang auszuführen.

Merkmale der Erfindung

Die asymmetrische Schreib-Lese-Schaltung besteht aus einem ersten und einem zweiten Eingangstransistor, an dessen Gate ein Lesetakt 0^ bzw. der negierte Lesetakt 0. anliegt.

Dabei ist der erste Eingangstransistor zwischen einer Bitleitung und einem Koppelkondensator und der zweite ' ' Singangstransistor zwischen einer Referenzspannung TT, .- : und dem gleichen Anschluß des Koppelkondensators angeordnet. Die Bitleitung ist dabei mit den Speicherzellen einer Spalte verbunden.. · Λ .

Weiterhin ist der Koppelkondensator mit dem zweiten Anschluß mit dem Eingang eines getakt eten Negators verbunden. Schließlich verbindet ein Einstelltransistor, an dessen Gate ein Lese-Vorbereitungstakt 0p' anliegt, den Ausgang des Eegators mit seinem Eingang.

Srfindungsgemäß verbindet ein Refresh-Transistor, an dessen Gate ein Refresh-Takt 0, anliegt, den Ausgang des negators mit der Bitleitung. Zur Erhöhung der Empfindlichkeit können noch weitere Verstärkerstufen nachgeschaltet sein. Dabei ist aber der Refresh-Transistor mit dein Ausgang der letzten , Verstärkerstufe verbunden. Weiterhin verbindet ein zweiter Koppelkondensator einen Einstelltakt 0p„ mit dem Eingang des Tie gators..

In Ausgestaltung der Erfindung ist eine Referenzspannung gleich dem Lesesignal eines der' beiden Informationszustände einer Speicherzelle.

In Ausgestaltung der Erfindung ist die Referenzspannung gleich dem positiveren Lesesignal des gespeicherten Zustandes, was bei Ladungsschichtungszellen der gespeicherten "1" entspricht. . ' ·

In Ausgestaltung der Erfindung sind der Lese-Vorbereitungstakt 02' und der Einstelltakt 0p„ zum Vorbereitungstakt 0₂ zusammengefaßt.

In Ausgestaltung - der Erfindung ist der zweite Koppelkondensator die Gate-Source-Kaoazität des Einstelltransistors.

Ausführungsbeispiel - -

,Die Erfindung ist in einem Ausführungsbeispiel und anhand zweier Zeichnungen näher erläutert. " Dabei zeigen:

Pig. 1 die asymmetrische Schreib-Lese-Schaltung,

Pig. 2 das. Taktdiagramm der Schreib-Lese-Schaltung,

Pig. 3 die Übertragungskennlinie des '1Iegators mit den

ζ Arbeitspunkten.

Die Schreib-Lese-Schaltung enthält einen ersten und- . zweiten.Eingangstransistor 1; 2, deren Gates mit einem ·· Lesetakt 0.. bzw. dem negierten Lesetakt 0^ verbunden sind. ' Der Eingangstransistor 1 ist zwischen einer Bitleitung '3 und einem-Koppelkondensätor 4 und der Eingangstransistor.2 zwischen.''..einer· Referenzspannung U ~ und dem gleichen Anschluß, des Koppelkondehsators 4 angeordnet. Die Referenz- •spannung U - wird dabei ^:von einer ständig eine "1" speichernden Speicherzelle erzeugt. .' ' .

Der zweite Anschluß des Koppelkondensators 4 ist mit dem Gate eines .Schalttransistors 5 in einem ilegator β verbunden» Zu dem Uegator 6 gehört, noch ein Lasttransistor 7, an dessen Gate ein Takt 0- zur Leistungsreduzierung v/ährend der Betriebspausen der Schreib-Lese-Schaltung anliegt. Der Ausgang 8 des Iegators β ist über einen Einstelltransistor 9j, an dessen Gate ein Vorbereitungstakt 0p anliegt, mit seinem Eingang (Gate des Schalttransistors 5) verbunden. Gleichzeitig verbindet ein zweiter Koppelkonden- ' sator 10 den Vorbereitungstakt 0p mit dem Eingang des Uegator3. 6..Vorteilhafterweise ist die Gate-Source-Kapazität des Sinstelltransistors 9 als Koppelkondensator Ίθ dimensioniert . ;

Schließlich ist. noch ein Refresh-Transistor 11 zwischen den · Ausgang 8 und die Bitleitung 3 geschaltet. Dabei liegt, am'

Gate des Refresh-Transistors 11 einRefresh-Takt 0, an.

Die Wirkungsweise der Schaltung ist folgende, wobei die . Taktfolge in'Pig. 2 dargestellt ist. Gleichseitig mit dem Auslesen der Information aus der Speicherselle wird der Takt 0~ = high, so. daß der ITegs.tor β eingeschaltet wird. Da der Vorbereitungstakt 0p = high ist, stellt sich der Negator β auf einen ersten Arbeitspunkt A-auf der Übertragungskennlinie Ü ein, wie es in Fig. 3 gezeigt wird. Für den Arbeitspunkt A... gilt 'dabei, daß die Singangsspannung U₁-, gleich der Ausgangsspannung U, ist. Wenn der Arbeitspunkt Α.. eingestellt ist, wird der Vorbereitungstakt 0p = low, so daß auf Grund der Kopplung über den Koppelkondensator 10 sich das Potential am Eingang des'Hegators verringert. Dadurch wandert der Arbeitspunkt 'A- auf der Übertragungskennlinie Ü auf den zweiten Arbeitspunkt Ap. Da bisher der erste Singangstransistor 1 wegen des Lesetaktes 0.J = high leitfähig war, liegt am Koppelkondensator das Potential entsprechend der gespeicherten Information an. Wird nun der Singangstransistor T über 0. = low gesperrt und der Eingangstransistor 2 leitfähig, wird der Koppelkondensator 4 von der Bitleitung 3 abgetrennt und mit der Referenzspannung ^TJ_re-p verbunden..

Bei einer gespeicherten "1ⁿ tritt am Koppelkondensator 4 kein Spannungssprung ein und der Negator 6 bleibt auf 'dem Arbeitspunkt Ap. ,

Beim Lesen einer "0" hingegen tritt mit dem Umschalten auf die Referenzspannung U^. ein positiver Spannungssprung am Koppelkondensator 4 auf. Dadurch wird das Eingangspotential des Segators 6 um diesen Wert angehoben und der Arbeitspunkt A₂ wandert^ längs der Übertragungskennlinie Ü zu dem dritten Arbeitspunkt A^. !!ach Abschließen des LeseVorganges entspricht das Potential am Ausgang 8 der gespeicherten Information. ^{ι !}

Wird nan der Refresh-Takt. 0, = high, so daß, 'die Bit leitung 3 beim Refresh der Information bei .einer, gespeicherten "0" low-Potential., bei einer "1" high-Potential führt, sind die Bedingungen für das Schreiben bei LadungsschichtungszeIlen mit - seriellem¹ Hilfsgate erfüllt.

Der weitere Schreibvorgang wird dabei bei diesen Speicherzellen über das.Potential am Steuergate durchgeführt,-was hier nicht im einseinen dargestellt ist. Beim Heueinschreiben wdrd über eine hier nicht dargestellte Datenausgabeschaltung .das Potential des Ausganges 8 entsprechend eingestellt.

Claims

Srfindungsanspruch < '

. Asymmetrische Schreib-Lese-Schaltung mit einem· ersten und einem zweiten Eingangstransistor, an dessen Gate ein Lesetakt bzw. der negierte Lesetakt anliegt, wobei der erste Eingangstransistor zwischen einer Bitleitung und einem Koppelkondensator und der zweite Eingangstransistor zwischen einer Referenzspannung und dem gleichen Anschluß des Koppelkondensators angeordnet ist, wobei weiterhin der Koppelkondensator mit 'dem ₍ Eingang eines getakteten- Negators verbunden, ist und wobei ein Einstelltransistor,an dessen Gate ein Lese-Vorbereit ungs takt anliegt, den Ausgang des Eegators mit seinem Eingang verbindet, gekennzeichnet dadurch, daß ein Refresh-Transistor (11), an dessen Gate ein Refresh-Takt (0*) anliegt, den Ausgang des Negators 06) mit der Bitleitung (3) verbindet und daß ein zweiter Koppelkondensator (10) einen Einstelltakt (0₂») ^i^ dem Eingang des Negators (β) verbindet.
2. Asymmetrische Schreib-Lese-Schaltung nach Punkt 1, gekennzeichnet dadurch, daß die Referenzspannung (U _ref) gleich dem Lesesignal eines der beiden Informationszustände einer Speicherzelle ist. ' ' .:'
3. Asymmetrische Schreib-Lese-Schaltung nach Punkt.2, gekennzeichnet dadurch, daS die Referenzspannung (U ~) gleich dem positiveren Lesesignal ist. ,
4. Asymmetrische Schreib-Lese-Schaltung nach Punkt 1 bis 3, - gekennzeichnet dadurch, daß der Lese-Vorbereitungstakt

(0p') und der Einstelltakt (0₂n) ^zuja Vorbereitungstakt (0_O) zusammengef-aßt sind.

Asymmetrische Schre.iiD-Lese-Schaltung nach Punkt 1 bis 4,

gekennzeichnet dadurch, daß der Koppelkondensat.or (10.),

die Gate-Source-Kapazität des Einstelltransistors (9)

.ist. .' ' "' ... ' ,. ;

- Hierzu 2 Seiten Zeichnungen - . .