DE3036877A1

DE3036877A1 - Uebergangsdetektorschaltung

Info

Publication number: DE3036877A1
Application number: DE19803036877
Authority: DE
Inventors: Andrew Gordon Francis Bridgewater N.J. Dingwall
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1979-10-01
Filing date: 1980-09-30
Publication date: 1981-04-16
Also published as: FR2466906A1; GB2059708A; JPS6362835B2; US4286174A; GB2059708B; IT8024723A0; BR8006197A; FR2466906B1; IT1132865B; DE3036877C2; JPS5658191A

Description

RCA 73714/Sch/Ro.
US-Ser.No. 080,702
AT: 1. Oktober 1979

RCA Corporation, New York, N.Y. (V.St.A.)

Übergangsdetektorschaltung

Die Erfindung bezieht sich auf eine Schaltung zum Abfühlen eines Pegelübergangs (übergang zwischen zwei Pegel) eines Signals.

Es gibt viele Anwendungen, bei denen Signalübergänge abgefühlt werden müssen, um einen Vorgang oder eine Reihe von Vorgängen einzuleiten. Beispielsweise ist es bei einer Speicheranordnung erwünscht oder sogar notwendig, Änderungen in der Adressenleitungsinformation abzufühlen, um damit dem Speicher und der zugehörigen Schaltung anzuzeigen, daß Information in den Speicher eingeschrieben wird oder aus ihm ausgelesen wird, und daß bestimmte organisatorische Funktionen zu beachten sind. Zu solchen organisatorischen Funktionen gehört das Ein- und Ausspeichern in und aus Teilen der Speicheranordnung, und sie sind vor und nach dem Einschreiben oder Auslesen durchzuführen. Die Information auf den Adressenleitungen wird dann normal decodiert und bestimmt den Speicherplatz in den oder aus dem ein Bit oder Wort einzuschreiben oder auszulesen ist. Bei den vorstehend erwähnten oder anderen Anwendungen ist es erwünscht, daß eine Übergangsfühl- oder Detektorschaltung: schnell auf Anstiegszeiten und Abfallzeiten des Eingangssignals reagiert, zuverlässig ist, nur wenige Bauelemente benötigt und relativ einfach aufgebaut ist.

Eine die Erfindung anwendende Schaltung hat einen Eingangsanschluß, an dem ein Signal zugeführt wird, in dem übergänge zwischen zwei Werten auftreten, beispielsweise von einem hohen Pegel zu einem niedrigen Pegel und umgekehrt, und einen Ausgangsanschluß, an dem ein Signal erzeugt werden soll, welches jedem EingangsSignalübergang entspricht, und eine Schaltungsanordnung, welche je nach dem Wert des Eingangssignals einen Betriebsspannungspunkt mit dem Ausgangsanschluß koppelt.

Eine erfindungsgemäße Koppelschaltung enthält einen ersten und einen zweiten Signalweg, die parallel zwischen den Betriebsspannungspunkt und den Ausgangsanschluß geschaltet sind und deren jeder einen ersten und einen zweiten Schalter enthält und einen niederohmigen Stromweg zwischen den ersten Potentialpunkt und den Ausgangsanschluß bietet, wenn der erste und zweite Schalter dieses Strompfades leiten, ferner eine zwischen den Eingangsanschluß und den ersten und zweiten Schalter des ersten und zweiten Stromweges geschaltete Steuerschaltung, welche (a) für einen Wert des Eingangssignals den ersten Schalter des ersten Strompfades einschaltet und den ersten Schalter des zweiten Strompfades sperrt, dagegen bei dem anderen Wert des Eingangssignals den ersten Schalter des ersten Strompfades sperrt und

den zweiten Schalter des zweiten Strompfades einschaltet, und (b) den zweiten Schalter jedes Strompfades mit einer ersten Zeitverzögerung,nachdem der erste Schalter dieses Strompfades eingeschaltet worden ist, sperrt und den zweiten Schalter jedes Strompfades mit einer zweiten Zeitverzögerung, nachdem der erste Schalter dieses Strompfades gesperrt ist, einschaltet.

Die erfindungsgemäße Schaltung eignet sich gut, um übergänge eines Eingangssignals zwischen zwei Werten schnell festzustellen, weil nur ein Schalter pro übergang des Eingangssignals betätigt werden muß.

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In den beiliegenden Zeichnungen sind gleiche Komponenten mit denselben Bezugsziffern bezeichnet. Es zeigt:

Fig. 1 ein Schaltbild einer erfindungsgemäßen Schaltung,

Fig. 2A ein Schaltbild eines komplementären Inverters, der •sich zur Verwendung in der Schaltung gemäß Fig. 1 eignet,

Fig. 2B Kurvenformen der Eingangs- und Ausgangssignale bei der Schaltung gemäß Fig. 2A und

Fig. 3 Kurvenformen, wie sie an verschiedenen Punkten der Schaltung gemäß Fig. 1 auftreten.

Als aktive Schaltungselemente werden bei der Erfindung vorzugsweise Isolierschicht-Feldeffekttransistoren verwendet. Aus diesem Grunde sind in der dargestellten Zeichnung auch solche Transistoren gezeichnet und werden nachfolgend auch als solche beschrieben. Jedoch ist die Erfindung nicht auf die Benutzung solcher Transistoren beschränkt, sondern es können auch andere geeignete Elemente benutzt werden, die unter dem nachfolgend in ganz allgemeinem Sinne benutzten Ausdruck "Transistor" ebenfalls verstanden werden sollen.

In den Figuren sind P leitende Anreicherungs-Isolierschicht-Feldeffekttransistoren durch den Buchstaben P mit jeweiliger nachfolgender Bezugsζiffer gekennzeichnet; N leitende Anreicherungs-Feldeffekttransistoren sind durch den Buchstaben N mit jeweiliger Bezugsziffer gekennzeichnet. Die Eigenschaften von Isolierschicht-Feldeffekttransistoren sind bekannt und brauchen nicht im einzelnen beschrieben zu werden. Zum besseren Verständnis der folgenden Beschreibung seien aber noch die für die Erfindung bedeutsamen Definitionen und Eigenschaften angeführt:

1 3 ö ö 1 β / Ö 8 B1

1. Jeder Isolierschicht-Feldeffekttransistor hat eine erste und eine zweite Elektrode, welche die Enden seines Leitungsweges (Kanal) definieren, und eine Steuerelektrode (Gate), welche über das ihr zugeführte Potential die Leitfähigkeit des Leitungspfades zu bestimmen gestattet. Die erste und zweite Elektrode eines Isolierschicht-Feldeffekttransistors werden als Source- und Drain-Elektroden bezeichnet. Bei einem P leitenden Isolierschicht-Feldeffekttransistor ist unter der Source-Elektrode diejenige der beiden Hauptelektroden zu verstehen, der ein positiveres (höheres) Potential zugeführt wird. Bei einem N leitenden Isolierschicht-Feldeffekttransistor wird als Source-Elektrode diejenige der beiden Hauptelektroden definiert, der ein weniger positiveres (niedrigeres) Potential zugeführt wird.

2. Der Transistor leitet, wenn die zugeführte Gate-Source-Spannung V_nc eine Richtung hat, in welcher der Transistor eingeschaltet wird und einen höheren Wert als ein vorgegebener Wert hat, der als Schwellspannung V des Transistors definiert ist. Um einen P leitenden Transistor einzuschalten, muß seine Gate-Spannung V^ um mindestens ν_φ negativer als seine Source-Spannung V_c sein. Um einen N leitenden Transistor einzuschalten, muß seine Spannung V-, um V_m positiver als V_c sein.

3. Isolierschicht-Feldeffekttransistoren leiten in beiden Richtungen, so daß bei Zuführung eines Leitungssignals zur Steuerelektrode Strom in beiden Richtungen durch den Leitungspfad oder Kanal fließt, der von der ersten und zweiten Elektrode, welche auch als Hauptelektroden bezeichnet werden, begrenzt wird, also Source und Drain sind austauschbar.

In der nachfolgenden Diskussion wird der Einfachheit halber die Betriebsweise mit den Boole'sehen Ausdrücken beschrieben.

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Hierbei wird willkürlich angenommen, daß eine relativ positivere Spannung (also bei oder nahe V„) den Binärwert 1 bedeuten soll und mit "high" oder "hi" bezeichnet ist, während eine relativ;, weniger positive Spannung (also bei oder nahe Masse) den Binärwert O angibt, der auch als "low" oder "lo" bezeichnet wird. Zur weiteren Vereinfachung der Erklärung der Betriebsweise wird manchmal gesagt, daß eine 1 (high oder hi) oder eine O (low oder Io) einer Schaltung zugeführt wird oder von ihr erzeugt wird, anstatt zu sagen, daß eine Spannung zugeführt oder erzeugt wird, welche den Wert einer 1 oder einer 0 angibt.

Die in Fig. 1 dargestellte Schaltung enthält eine erste Kette 11a von vier Transistoren zum frühzeitigen Abfühlen des Anstiegs eines positiv gerichteten Eingangssignals und eine zweite Kette 11b von vier Transistoren zum frühzeitigen Abfühlen des Abfalls eines negativ gerichteten Eingangssignals. Die Transistoren in der Kette 11a sind mit einem nachgestellten Index a bei ihren Bezugsziffern versehen, die Transistoren der Kette 11b haben dagegen ein b.

Jede Kette hat zwei P leitende Transistoren (Pia und P2a_r Pib und P2b), deren Leitungspfade parallel zwischen einen ersten Spannungsanschluß 20 und einen Schaltungsausgangsanschluß 22 geschaltet sind, und zwei N leitende Transistoren (N1a und N2a, N1b und N2b), deren Leitungspfade in Reihe zwischen die Anschlüsse 22 und 24 geschaltet sind. Dem Anschluß 24 wird Massepotential, bzw. die Spannung Null, zugeführt, und dem Anschluß 20 wird eine Spannung von V_D_ Volt zugeführt, die positiv (beispielsweise 5 V) gegen Masse ist.

Von einer nicht dargestellten äußeren Quelle erzeugte Eingangssignale werden der Schaltung über einer Adressenleitung zugeführt. Die Eingangssignale V_JN sind in Fig. 3 durch die

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Kurvenform A dargestellt und verändern sich zwischen einem ersten Pegel (der ebenfalls als O V, Masse oder "low" angegeben ist) und einem zweiten Pegel (der auch mit V Volt oder "high" angegeben ist).

Die Eingangsleitung 12 ist mit den Gate-Elektroden der Transistoren N1a und P1b und mit dem Eingang eines Inverters 11 verbunden. Der Ausgang des Inverters 11 führt zu den Gate-Elektroden der Transistoren Pia und N1b und zum Eingang eines Inverters 12.

Der Ausgang des Inverters 12 ist mit einem (1) Eingang eines zwei Eingänge aufweisenden NAND-Tores G1 verbunden, und dessen Ausgang wiederum ist an die Gate-Elektroden der Transistoren N2b und P2b und an einem (1) Eingang eines zwei Eingänge aufweisenden NAND-Tores G2 geführt. Der Ausgang des NAND-Tores G2 liegt an den Gate-Elektroden der Transistoren P2a und N2a.

Ein mit CS bezeichnetes Steuersignal (oder Chip-Auswahlsignal), das von einer nicht dargestellten äußeren Quelle kommt, wird den Eingängen (2) der Tore G1 und G2 zugeführt. Wenn CS einen niedrigen Wert hat, dann werden die Aus gangs signale V^₁ bzw. V-, „ der Tore G1 und G2 auf einem hohen Pegel gehalten und verhindern die Erzeugung von Impulsen am Ausgang 22, dessen Signal dann niedrig bleibt. Wenn V_G1 und V ~ gleich sind und einen hohen Wert haben, dann sind P2a und P2b gesperrt, und ob nun V_JN einen hohen oder einen niedrigen Wert hat, sind entweder die Transistoren Nia und N2a oder die Transistoren Nib und N2b eingeschaltet. Für die nun zu beschreibende Betriebsweise der Schaltung sei angenommen, daß CS einen hohen Wert hat, so daß Impulse am Schaltungsausgang 22 bei jedem übergang des Adressensignals erzeugt werden können.

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Zum besseren Verständnis der Betriebsweise seien nun einige Eigenschaften der Schaltungskomponenten erläutert.

Der Inverter 11 in der Schaltung gemäß Fig. 2 ist ein komplementärer Inverter mit einem Transistor P11, dessen Leitungspfad in Reihe mit einem Transistor N11 zwischen V__D und Masse liegt. Die Gate-Elektroden von P11 und N11 sind an den Invertereingang und ihre Drain-Elektroden an den Inverterausgang angeschlossen. Der Transistor N11 wird wesentlich größer als der Transistor P11 gemacht, so daß der Umschaltpunkt des Inverters 11 sehr dicht bei der Schwellspannung V von N11 liegt, die beispielsweise 1 V sein kann. Daher geht die Ausgangsspannung V1 des Inverters 11 sehr schnell von einem hohen auf einen niedrigen Wert über, nachdem sein Eingangssignal gerade über V Volt angestiegen ist. Da N11 aber ein sehr großer Transistor ist, kann er die an seinem Ausgang wirksame Kapazität sehr schnell nach Masse entladen. V1 geht von einem niedrigen auf einen hohen Pegel nur dann über, nachdem das Eingangssignal des Inverters 11 unter V Volt gefallen ist, und dann dauert es, weil P11 ein kleines Element ist, relativ lange, die Kapazität an seinem Ausgang wieder auf V_n_ Volt aufzuladen. Damit ist der Inverter 11 unsymmetrisch, indem er in einer Richtung schneller als in der anderen Richtung reagiert.

Der Inverter 12, der ein komplementärer Inverter mit P und N Transistoren ist, ist schematisch in Fig. 2A dargestellt und arbeitet als zweiseitige Verzögerungsschaltung. Dies ist möglich, weil die P und N Transistoren sehr klein sind. Daher ist die Impedanz Z der Leitungspfade ihrer P und N Transistoren relativ (gleich) hoch, selbst wenn die Transistoren eingeschaltet sind. Das Ausgangssignal des Inverters 12, welches invers zu seinem Eingangssignal ist, wird gegenüber dem Eingangssignal nennenswert verzögert. Beispielsweise kann die von dem Inverter

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12 hervorgerufene Verzögerung (welche wesentlich größer als jegliche durch den Inverter 11 bewirkte Verzögerung ist) im Bereich von 30 Nanosekunden liegen.

In den beiden Transistorketten 11a und 11b sind die P leitenden Transistoren vier- bis fünfmal größer als die N leitenden Transistoren. Die P Transistoren neigen daher dazu, (bei gleichen Spannungen ν__ς) früher zu reagieren und einen höheren Strom führen zu können als die N Transistoren. Da die Impedanz Z eines Transistors vom Verhältnis Breite zu Länge (W/L) abhängt, haben größere Transistoren niedrigere Impedanzen und damit eine höhere Leitfähigkeit für jeden vorgegebenen Wert der Gate-Source-Spannung V__c. In den nachfolgenden Erläuterungen sind

üb

die Impedanzen Z der verschiedenen Transistoren durch den Buchstaben Z in Verbindung mit der Bezugsziffer des betreffenden Transistors angegeben.

Es soll zunächst die Betriebsweise der Schaltung für den Fall untersucht werden, daß das Eingangssignal V_1n. 0 Volt hat, also niedrig ist (low), dann für den Fall, daß V_1n einen übergang von einem niedrigen zu einem hohen Wert (V__D Volt) aufweist, und dann für den Fall, daß V_1n einen hohen Wert hat, und schließlich für den Fall, daß V_TN von einem hohen auf einen niedrigen Wert übergeht.

(a) Wenn V_n einen niedrigen Wert (low) hat, dann liegt V1 bei V_D^. Die Transistoren Pia und N1a sind gesperrt, die Tran- " sistoren P1b und N1b sind eingeschaltet, das Ausgangssignal des Inverters 12 (V₁₂) ist niedrig und die Spannung V_G«. ist hoch. Daher ist N2b eingeschaltet und P2b gesperrt. V^₂ ist niedrig und P2a wird eingeschaltet, während N2a gesperrt wird. Die Spannung V_Q am Ausgang 22 wird wegen der Klemmwirkung der leitenden Transistoren N1b und N2b auf Masse gehalten.

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In jeder der beiden Ketten 11a und 11b ist einer der P Transistoren eingeschaltet, während der andere gesperrt ist. Daher besteht kein niederohmiger Leitungspfad zwischen den Anschlüssen 20 und 22.

(b) Es sei nun angenommen, daß das Adressensignal einen positiv gerichteten übergang zum Zeitpunkt t_ aufweist, wie dies die Kurvenform A in Fig. 3 zeigt.

Sobald V etwas positiver als V des Transistors N11 des Inverters 11 ist, nimmt V₁ einen niedrigen Wert an, wie dies für den Zeitpunkt t* gezeigt ist. Der Transistor Pia (ein großer Transistor) wird fast augenblicklich eingeschaltet, während der Transistor N1b (ein kleiner Transistor) gesperrt wird. Weil P2a schon leitet, stellen Pia und P2a eine relativ niedrige Impedanz zwischen den Anschlüssen 20 und 22 dar und ziehen die Spannung V₀ nach V_D . Es besteht auch ein Leitungspfad zwischen dem Anschluß 22 und Masse, weil der Transistor N2b noch eingeschaltet ist und der Transistor N1b, obwohl er gerade abgeschaltet wird, noch leitet. Jedoch sind die Transistoren Pia und P2a wesentlich größer als die Transistoren N1b und N2b und können die Spannung Vq gut über V_DD/2 bringen, selbst falls N2b nicht abgeschaltet werden würde. Nimmt man an, daß Z .. = Z-., = 4Z .., = 4Z_p2b (für gleiche Werte von V_Gg) ist, dann würde V_Q auf 0,8 V_DD ansteigen. Da der Transistor N2b gerade gesperrt wird, ist seine Impedanz noch höher als 4Z₁₃₁ , und die Transistoren Pia und P2a

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können die Spannung V_Q dicht an V_DD bringen. Weil die Impedanzen der Transistoren N1b und N2b hoch sind und weil sie nur für eine kurze Zeitdauer eingeschaltet sind, wie noch erläutert wird, ergibt sich auch nur ein geringer Leistungsverbrauch.

Das Ausgangssignal V₁₂ des Inverters 12 reagiert langsam auf einen übergang von einem hohen auf einen niedrigen Wert seines Eingangssignals. Nach einer Zeitverzögerung t-, steigt jedoch

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das Ausgangssignal des Inverters 12, wie zum Zeitpunkt t₃ in der Kurvenform C gemäß Fig. 3 gezeigt ist, auf einen hohen Wert, so daß V_G1 auf einen niedrigen Wert geht. Dadurch wird der Transistor N2b gesperrt und der Transistor P2b eingeschaltet. V_G1 wird niedrig und läßt V_₂ hoch werden, so daß P2a gesperrt und N2a eingeschaltet werden. Beim Sperren des Transistors P2a endet der positiv gerichtete Impuls, der bei V₀ (zum Zeitpunkt t.) erzeugt worden ist, und der niederohmige Leitungspfad, der durch die Transistoren Pia und P2a zwischen den Anschlüssen 22 und 20 gebildet wurde, hört auf zu bestehen. Gleichzeitig wird der Transistor Pib durch den positiv gerichteten übergang des Eingangssignals gesperrt. Bei gesperrtem Transistor P2a können die Transistoren N1a und N2a, welche eingeschaltet werden, die Kapazität am Ausgangsanschluß schnell nach Masse entladen. Daher wird ein Impuls erzeugt, sobald die Amplitude des positiv gerichteten Übergangs des Signals ν_χΝ positiver als ein vorbestimmter Schwellwert V₁^ ist.

Im Betrieb wird die Spannung V der Gate-Elektrode des Transistors P1b zugeführt, und die Spannung V₁, welche invers zu V₁ ist, wird der Gate-Elektrode von Pia zugeführt. Wenn also V_TN einen hohen Wert hat, dann ist der Transistor Pia eingeschaltet und der Transistor Pib gesperrt, wenn dagegen V_1n einen niedrigen Wert hat, ist der Transistor Pia gesperrt und der Transistor P1b eingeschaltet.

Die verzögerte und durch den Inverter 12 invertierte und dann durch G1 invertierte Spannung V₁ wird der Gate-Elektrode des Transistors P2b zugeführt. Demzufolge wird nach einer Zeitverzögerung T_n1 der inverse Wert des der Gate-Elektrode des Transistors P1b zugeführten Signals der Gate-Elektrode des Transistors P2b zugeführt. Da die Transistoren P1b und P2b vom gleichen Leitungstyp sind, können sie beide nur während des Verzögerungs zeitintervalls leiden.

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(c) Wenn die Spannung V hoch ist, ist V₁ niedrig. Die Transistoren Pia und N1a sind eingeschaltet und die Transistoren Pib und N1b sind gesperrt. V_T„ hat einen hohen und V-... einen niedrigen Wert. Daher ist der Transistor P2b eingeschaltet und der Transistor N2b gesperrt. V_,p hat einen hohen Wert und schaltet den Transistor N2a ein und sperrt den Transistor P2a. V₀ wird wegen der leitenden Transistoren NIa und N2a auf Masse gehalten. In der Transistorkette 11a leitet der Transistor Pia, während der Transistor P2a gesperrt ist, und in der Transistorkette 11b ist der Transistor P1b gesperrt, während der Transistor P2b leitet.

Eine Untersuchung der Signalfortleitungsschleife zeigt, daß im eingeschwungenen Zustand, wenn V_TN einen hohen oder niedrigen Wert hat, das der Gate-Elektrode des Transistors P2b zugeführte Signal das Komplement des der Gate-Elektrode des Transistors P1b zugeführten Signales ist, und daß das der Gate-Elektrode des Transistors P2a zugeführte Signal das Komplement des dem Transistor Pia zugeführten Signals ist. Daher ist im Ruhezustand einer der P leitenden Transistoren in jeder Kette gesperrt und der andere leitet. Immer wenn Pia oder P1b gesperrt ist, ist somit der andere P Transistor in der Reihenschaltung leitend. Wenn immer Pia oder P1b dann eingeschaltet werden, muß demzufolge kein anderer P Transistor (P2a oder P2b) als derjenige Transistor (Pia oder P1b) der gerade leitend wird, eingeschaltet werden, um einen niederohmigen Impedanzweg zwischen V_DD und dem Anschluß 22 zu bilden. Es ist daher ein außerordentlich schnelles Reagieren auf einen Eingangssignalübergang möglich, wie noch weiter ausgeführt wird.

(d) Es sei nun angenommen, daß die Spannung V__N einen negativen übergang von einem hohen auf einen niedrigen Wert hat.

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Sobald V etwas stärker als V Volt unter V_DD Volt abfällt, wobei ν_φ die Schwellenspannung des Transistors P1b ist, dann wird dieser leitend. Weil der Transistor P2b schon leitet, ziehen die Transistoren P1b und P2b die Ausgangsspannung in Richtung V_n , selbst falls die Transistoren N1a und N2a leiten. Es sei daran erinnert, daß die Transistoren N1a und N2a kleine Transistoren sind und daß mit abnehmender Spannung V_T„ der Transistor N1a gesperrt wird. Obgleich die Transistoren Pib und P2b V₀ nicht auf V_DD klemmen, lassen sie V_Q schnell nahe an V_QD ansteigen, weil der Leitwert der Transistoren P1b und P2b viel größer als der Leitwert der Transistoren N1a und N2a ist. So wird also am Ausgangsanschluß 22 (zum Zeitpunkt t,-) ein positiv gerichteter Impuls sehr schnell erzeugt, nachdem V_TN mit einem negativ gerichteten Übergang beginnt.

Für den Fall eines negativ gerichteten Übergangs bleibt die Spannung V_Q für einen Zeitraum auf einem hohen Wert, welcher den Zeitraum (von t,- bis t_fi, der als Verzögerung T bezeichnet ist) umfaßt, den ein negativ gerichteter Übergang von V zum Erreichen des Wertes V™ von N11 (dem Schaltlogikpegel des Eingangssignals) benötigt, zuzüglich der Zeitverzögerung der Inverter 11 und 12, wobei die Verzögerung dieser letztgenannten als vorherrschend angesehen werden kann.

Wenn die Spannung V__N gerade unter V,™ abfällt, dann schaltet der Inverter 11 zum Zeitpunkt t_ß von einem niedrigen auf einen hohen Logikwert um, und dadurch wird sofort der Transistor Pia gesperrt und der Transistor N1b eingeschaltet (jedoch bleiben Pib und P2b leitend). Nach einer Zeitverzögerung reagiert der Inverter 12, und V_T„ nimmt zum Zeitpunkt t₇ einen niedrigen Wert an, so daß V„. auf einen hohen Wert übergeht. Damit wird

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der Transistor P2b gesperrt und unterbricht damit das Leiten der Transistorkette 11b zwischen V_n und dem Anschluß 22. Der Transistor N2b schaltet ein, und weil der Transistor N1b schon leitet, entladen diese Transistoren schnell die Kapazität am

Ausgang auf Massepotential. Infolge des hohen Wertes von V-,.,

nimmt V_,„ einen niedrigen Wert an und schaltet den Transistor P2a ein, den Transistor N2a dagegen ab. Damit ist die Transistorkette 11a für den nächsten (möglichen) positiv gerichteten übergang des Eingangssignals bereit, und die Schaltung nimmt wieder

den oben für V_T1._T = O beschriebenen Dauerzustand ein. IN

Ähnlich wie bei einem positiv gerichteten übergang ist das nach einer Zeitverzögerung der Gate-Elektrode des Transistors P2a zugeführte Signal V_r2 der inverse Wert des der Gate-Elektrode des Transistors Pia zugeführten Signals V₁. Damit können die Transistoren Pia und P2a beide nur während des Zeitverzögerungsintervalls leiten.

Die am Ausgangsanschluß 22 erzeugten Impulse werden einer Lastschaltung 15 zugeführt, die dann weitere (nicht dargestellte) Teile der Speicheranordnung ansteuert.

Die Schaltung gemäß Fig. 1 fühlt frühzeitig positiv gerichtete sowie negativ gerichtete Signalübergänge ab. Jedoch dauert der bei einem negativ gerichteten Signalübergang erzeugte Ausgangsimpuls länger als der bei einem positiv gerichteten übergang erzeugte Ausgangsimpuls. Die Unsymmetrie des Inverters 11 bewirkt, daß V₀ bei der Abfallflanke von V für eine längere Zeitdauer auf einem hohen Wert gehalten wird.

Die beschriebene Schaltung paßt pegelmäßig zu TTL-Schaltungen (Transistor-Transistor-Logikschaltungen), deren Eingangspegel sich typischerweise zwischen 0,8 und 2,4 Volt verändern. Zum Zwecke der Erläuterung sei angenommen, daß Signale unterhalb von 1,0 Volt den Logikzustand 0 und Signale oberhalb 1,0 Volt den Logikzustand 1 bedeuten sollen. Die in Fig. 1 dargestellte Schaltung ist daher so bemessen, daß sie um den 1 Volt-Pegel herumschaltet.

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Bei dem positiv gerichteten Übergang wird, sobald V von N11 (und N1a) erreicht ist (was mit 1 Volt angenommen wird) auch der Schaltpegel des Eingangssignals erreicht, und es wird ein Ausgangssignal erzeugt. Bei einem negativ gerichteten übergang wird, sobald V_1n unter (V_DD - V) Volt absinkt, ein positiver Impuls erzeugt, der den negativ gerichteten übergang anzeigt. Jedoch liegt dieser Übergangsfeststellungspegel (also V_Dn - V_Tp) oberhalb des Schaltpegels (nämlich 1 Volt), und es ist nicht bestimmt, wenn V_TN bei V_DD - V₁₇₁- liegt, ob ein Null-Pegel der Adressenleitung 12 zugeführt wird. Daher wird der positive Impuls V vom Zeitpunkt, wo V gleich V - V ist, bis dann, wenn V^_n gleich dem Schaltlogikpegel ist (zuzüglich der eingebauten Zeitverzögerung) aufrechterhalten. Dieses Entwurfsmerkmal ermöglicht die frühe Erzeugung eines Vorladungsimpulses, der zu den verschiedenen Teilen des Speichersystems gelangt, ehe ein tatsächliches Datensignal gültig ist.

In der in Fig. 1 dargestellten Schaltung sind komplementäre Transistoren verwendet. Die Schaltung würde aber auch funktionieren, wenn man die gezeigten N Transistoren durch eine geschaltete oder konstante Last ersetzt, welche zwischen den Anschluß 22 und Masse geschaltet ist, wobei dann der Rest der Schaltung so bleibt, wie es Fig. 1 zeigt.

Die Transistoren Pia, P2a, P1b und P2b würden nach wie vor einen Impuls am Ausgang 22 für jeden übergang des Eingangssigna3.s erzeugen. Abhängig von der Art der Last kcinn jedoch der Leistungsverbrauch größer als bei der in Fig. 1 dargestellten Schaltung sein.

Es leuchtet ein, daß die P leitenden Transistoren auch durch andere Schaltertypen ersetzt werden können, wobei auch dann

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die Ermittlung von Übergängen erfolgen würde. Beispielsweise könnten die Transistoren Pia und P2a durch ein Element ersetzt werden, welches einen einzigen Leitungskanal mit zwei Steuerelektroden besitzt. Dabei ist natürlich angenommen, daß für einen Signalzustand (also wenn beiden Steuerelektroden ein Einschaltsignal zugeführt wird) ein Strom eines Wertes durch den Leitungskanal fließen kann, und daß für andere Signalzustände (wenn einer oder beiden Steuerelektroden ein Sperrsignal zugeführt wird) ein Strom eines anderen Wertes (oder gar kein Strom) durch den Leitungskanal fließen kann.

Es leuchtet auch ein, daß die gegenseitige Reihenfolge der Transistoren P1b, P2b oder Pia, P2a oder N2b, N1b oder N2a, N1a gleichgültig ist, weil beide Elemente in der Reihenschaltung eingeschaltet sein müssen, um einen Leitungspfad durch das Paar zu bilden.

Die Schaltung gemäß Fig. 1 ist für ein unsymmetrisches Abfühlen beschrieben, es versteht sich jedoch, daß die Feststellung eines Eingangsüberganges und die Erzeugung einer entsprechenden Anzeige (Ausgangsimpuls) für einen beliebigen Punkt zwischen V₁₇₁₁ und V_nn - Vm₇, gewählt werden kann.

.L In L)L) X Jr

Bei der Schaltung nach Fig. 1 ist der Ausgang normalerweise an Masse gelegt, und es werden bei Ausgangssignal-übergangen positive Ausgangsimpulse erzeugt. Es versteht sich, daß die Schaltung auch so abgewandelt werden kann, daß am Ausgang normalerweise die Spannung V_DD erzeugt, und während Eingangssignal- Übergängen negative Ausgangs impulse erzeugt v/erden.

Claims

PATENTANWÄLTE Q Π ^ R P 7

DR. DIETER V. BEZOLD Öl) OQ Q f _t

DIPL. ING. PETER SCHÜTZ DIPL. ING. WOLFGANG HEUSLER

MARIA-THERESIA-STRASSE 22 N©UeS POStfaCfü POSTFACH 86 06 68 M-*,«/ D O D^,,

D-8OOO MUENCHEN 86 ^N2W P-O.BOX

86 02 60.

TELEFON 089(47 69 06 4768 19

AB SEPT. 1980: 4 70 60 TELEX 522 638 TELEGRAMM SOMBEZ

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AT: 1. Oktober 1979

RCA Corporation, New York, N.Y. (V.St.A.)

Übergangsdetektorschaltung

Patentansprüche

G)

1/ Schaltungsanordnung zum Abfühlen von Übergängen zwischen zwei Werten (hoch und niedrig) eines Eingangssignals, welches einem Schaltungseingang zugeführt wird, mit einer je nach dem Wert des Eingangssignals einen Betriebsspannungspunkt mit dem Ausgangsanschluß koppelnden Schaltung, dadurch gekennzeichnet , daß die Koppelschaltung einen ersten und einen zweiten Signalweg (11a, 11b), die parallel zwischen den Betriebsspannungspunkt und den Ausgangsanschluß geschaltet sind und je einen ersten und einen zweiten Schalter ^^P1a' ^P2a^{; P}1b' ^P2b^ enthalten und je einen relativ nieder-

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ohmigen Pfad zwischen den Betriebsspannungspunkt und den Ausgangsanschluß bilden, wenn beide Schalter eingeschaltet sind, und eine Steuerschaltung (I₁, I₂, G-, G-) enthält, die zwischen den Eingangsanschluß und den ersten und zweiten Schalter des ersten und zweiten Signalweges gekoppelt ist und durch das Signal am Eingangsanschluß derartig steuerbar ist, daß

a) für einen (hohen) Wert des Eingangssignales der erste Schalter (P- ) des ersten Signalpfades leitend und der erste Schalter (P₁, ) des zweiten Signalpfades gesperrt wird und für den anderen (niedrigen)Vfert des Eingangesignales der erste Schalter des ersten Signalpfades gesperrt und der erste Schalter des zweiten Signalpfades leitend wird und

b) der zweite Schalter (P„ , P_2b) jedes Signalweges für eine erste Zeitverzögerung (Τ_), nachdem der erste Schalter dieses Signalweges leitet, sperrt und den zweiten Schalter jedes Signalweges für eine zweite Zeitverzögerung, nachdem der erste Schalter dieses Signalweges gesperrt ist, leitend macht.

2) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß jeder der Schalter ein Transistor mit einer ersten und einer zweiten Elektrode (Source und Drain), welche die Enden eines Leitungsweges (Kanal) definieren und mit einer Steuerelektrode (Gate) ist.

3) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß zwischen den Ausgangsanschluß und einen zweiten Betriebsspannungspunkt (Masse) eine Koppelschaltung (N- , N₀ , N-, , N₀, ) geschaltet ist, welche

la AcL I jD ASD

wahlweise einen Leitungspfad zwischen diesen Punkten bildet.

4) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß der erste und zweite Schalter des ersten Signalweges ein erster bzw. zweiter Transistor

(P₁ , P₀ ) sind, und daß der erste und zweite Schalter des ι a AcL

zweiten Signalweges ein dritter bzw. vierter Transistor (P., ,]

130Ö18/Ö8BS

sind, daß jeder Transistor einen Leitungspfad (zwischen Source- und Drain-Elektrode) und eine Steuerelektrode (Gate) hat und
die Leitungspfade des ersten und zweiten Transistors in Reihe zwischen den Ausgangsanschluß und den ersten Betriebsspannungspunkt geschaltet sind und die in Reihe geschalteten Leitungspfade des dritten und vierten Transistors ebenfalls am Ausgangsanschluß liegen, und daß der erste Betriebsspannungspunkt und die Steuerelektroden des ersten, zweiten, dritten und vierten Transistors an die Steuerschaltung angeschlossen sind, daß
weiterhin ein fünfter, sechster, siebter und achter Transistor (N. , ISU , N₁, , N_, ) mit jeweils einem Leitungspfad (Source-Drain-Strecke) und einer Steuerelektrode (Gate) vorgesehen sind und die Leitungspfade des fünften und sechsten Transistors in Reihe zwischen den Ausgangsanschluß und einen zweiten Betriebsspannungspunkt geschaltet sind und die Leitungspfade des siebten und achten Transistors in Reihe zwischen den Ausgangsanschluß und den zweiten Betriebsspannungspunkt geschaltet sind, und
daß die Steuerschaltung mit den Steuerelektroden des fünften, sechsten, siebten und achten Transistors derart verbunden ist, daß

a) vom ersten oder fünften Transistor gleichzeitig einer eingeschaltet und der andere gesperrt wird,

b) vom dritten und siebten Transistor gleichzeitig einer eingeschaltet und der andere gesperrt wird,

c) der sechste Transistor gesperrt wird, wenn der zweite Transistor leitet und der sechste Transistor leitet, wenn der zweite Transistor gesperrt ist und

d) der achte Transistor gesperrt wird, wenn der vierte
Transistor leitet und der achte Transistor leitet, wenn der
vierte Transistor gesperrt wird.

1300 US/OÖSS

-A-

3', Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der erste, zweite, dritte und vierte Transistor von einem Leitungstyp (P) sind und der fünfte, sechste, siebte und achte Transistor vom entgegengesetzten Leibungstyp (N) sind, und daß die Steuerschaltung enthält eine Koppelschaltung zur Verbindung der Steuerelektroden des dritten and fünften Transistors mit dem Eingangsanschluß, einen ersten Inverter (I₁) dessen Eingang an den Eingangsanschluß und dessen Ausgang an die Steuerelektroden des ersten und siebten Transistors angeschlossen ist, eine gesteuerte Verzögerungsschaltung (I₂, G₁), die zwischen den Ausgang des ersten Inverters und die Steuerelektroden des vierten und achten Transistors geschaltet ."ist, und eine Inverterschaltung (G-) die zwischen den Ausgang der gesteuerten Verzögerungsschaltung und die Steuerelektrode ?.es zweiten und sechsten Transistors geschaltet ist.

6) Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet , daß die gesteuerte Verzögerungsschaltung einen hochohmigen Inverter (I₂), dessen Ausgangssignal gegenüber seinem Eingangssignal effektiv verzögert wird, und eine erste logische Torschaltung (G₁) mit zwei Eingängen enthält, deren einer Eingang (1) an den Ausgang des hochohmigen Inverters •^.geschlossen ist und deren zweitem Eingang (2) das Steuersignal (CS) zugeführt wird, und daß die Inverterschaltung eine zweite logische Torschaltung (G₂) mit zwei Eingängen ist, deren einer Eingang mit dem Ausgang der ersten logischen Torschaltung verbunden ist und deren zweitem Eingang das Steuersignal zugeführt wird.

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