DE3036877C2 - Schaltungsanordnung zum Abfühlen von Übergängen zwischen zwei Werten eines Eingangssignals - Google Patents

Description

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Die Erfindung betrifft eine Schaltungsanordnung, wie sie im Oberbegriff des Anspruchs 1 vorausgesetzt ist.

Es gibt viele Anwendungen, bei denen Signalübergänge abgefühlt werden müssen, um einen Vorgang oder _4l, eine Reihe von Vorgängen einzuleiten. Beispielsweise ist es bei einer Speicheranordnung erwünscht oder sogar notwendig, Änderungen in der Adressenleitungsinformation abzufühlen, um damit dem Speicher und der zugehörigen Schaltung anzuzeigen, daß Information in den Speicher eingeschrieben wird oder aus ihm ausgelesen wird und daß bestimmte organisatorische Funktionen zu beachten sind. Zu solchen organisatorischen Funktionen gehört das Ein- und Ausspeichern in und aus Teilen der Speicheranordnung, und sie sind vor und nach dem Einschreiben oder Auslesen durchzuführen. Die Information auf den Adressenleitungen wird dann normal decodiert und bestimmt den Speicherplatz in den oder aus dem ein Bit oder Wort einzuschreiben oder auszulesen ist. Bei den vorstehend erwähnten oder anderen Anwendungen ist es erwünscht, daß ein Übergangsdetektor schnell auf Anstiegszeiten und Abfallzeiten des Eingangssignals reagiert, zuverlässig ist, nur wenige Bauelemente benötigt und relativ einfach aufgebaut ist.

Aus der DE-OS 22 13 062 ist eine Triggerschaltung bekannt, die bei jedem Nulldurchgang eines Eingangssignals einen Impuls gleicher Polarität abgibt. Bei dieser bekannten, zur Demodulation frequenzmodulierter Signale vorgesehenen Schaltung sind zwischen zwei Betriebsspannungspunkten ein erster und ein zweiter Signalweg vorgesehen, die jeweils zwei Bipolartransistoren enthalten, von denen der eine kollektorseitig über einen Widerstand mit einem Betriebsspannungspunkt und der andere kollektorseitig unmittelbar mit diesem Betriebsspannungspunkt verbunden ist und deren zusammengeschaltete Emitter über die Kollektor-Emitter-Strecke eines dritten bzw. vierten Transistors und einen gemeinsamen Widerstand an den anderen Betriebsspannungspunkt geführt sind. Von den emitterseitig zusammengeschalteten Transistoren ist jeweils die Basis des einen, an dem gemeinsamen Kollektorwiderstand angeschlossenen mit der Basis des im anderen Signalweg liegenden Transistors ohne Kollektorwiderstand zusammengeschaltet Diesen beiden Zusammenschaltungspunkten (über die der erste und der zweite Signalweg steuerseitig miteinander gekoppelt sind) wird das abzufühlende Eingangssignal gegenphasig zugeführt, und dieses gegenphasige Signal wird außerdem den Basen der beiden in den jeweiligen Emitterleitungen liegenden Transistoren zugeführt Der gemeinsame Kollektorwiderstand bildet den Arbeitswiderstand, dessen kollektorseitiger Anschlußpunkt den Ausgang der Schaltung bildet

Infolge der gemeinsamen Kollektor- und Emitterwiderstände kann aber die Spannung diesem Ausgang nicht den Betriebsspannungspegel erreichen, so daß die Größe des Ausgangssignals hierdurch eingeschränkt wird.

Ferner ist aus der US-PS 40 39 860 eine Verstärkerschaltung zur Ermittlung logischer Signale, die von einer kapazitiven Quelle geliefert werden, bekannt die aber nur auf Eingangssignalübergänge in einer Richtung reagiert und bei der auch keine Zweisignalwege zwischen dem Ausgangspunkt und einem der Betriebsspannungspunkte vogesehen sind.

Die Aufgabe der Erfindung besteht darin, bei einem Übergangsdetektor sicherzustellen, daß bei Signalübergängen des Eingangssignals das Ausgangssignal zuverlässig ein gewünschtes Betriebspotential annimmt.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Durch den Verzicht auf Widerstände eignet sich die erfindungsgemäße Schaltung nicht nur besonders gut zur Herstellung als integrierte Schaltung und reagiert wegen kleiner Zeitkonstanten sehr schnell, sondern sie vermeidet auch eine Begrenzung der Amplitude des Ausgangssignals, wie sie bei der Verwendung von Widerständen durch den an diesen auftretenden Spannungsabfall unvermeidlich ist. Vielmehr kann das Ausgangssignal bei der erfindungsgemäßen Schaltung praktisch die Pegel der Betriebsspannung erreichen.

Weiterbildungen und besondere Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Bei der erfindungsgemäßen Schaltung sind ein erster und ein zweiter Signalweg parallel zwischen den Betriebsspannungspunkt und den Ausgangsanschluß geschaltet, deren jeder einen ersten und einen zweiten Schalter enthält und einen niederohmigen Stromweg zwischen den ersten Potentialpunkt und den Ausgangsanschluß bietet, wenn der erste und zweite Schalter dieses Strompfades leiten, ferner befindet sich zwischen dem Eingangsanschluß und dem ersten und zweiten Schalter des ersten und zweiten Stromweges eine Steuerschaltung, welche (a) für einen Wert des Eingangssignal den ersten Schalter des ersten Strompfades einschaltet und den ersten Schalter des zweiten Strompfades sperrt, dagegen bei dem anderen Wert des Eingangssignals den ersten Schalter des ersten Strom-

• pfades sperrt und den zweiten Schalter des zweiten Strompfades einschaltet, und (b) den zweiten Schalter jedes Strompfades mit einer ersten Zeitverzögerung, nachdem der erste Schalter dieses Strompfades eingeschaltet worden ist, sperrt und den zweiten Schalter jedes Strompfades mit einer zweiten Zeitverzögerung, nachdem der erste Schalter dieses Strompfades gesperrt ist, einschaltet.

Die erfindungsgemäße Schaltung reagiert schnell, um Übergänge eines Eingangssignals zwischen zwei Werten schnell festzustellen, weil nur ein Schalter pro Übergang des Eingangssignals betätigt werden muß.

In den Zeichnungen sind gleiche Komponenten mit denselben Bezugsziffern bezeichnet. Es zeigt

Fig. 1 ein Schaltbild einer erfindungsgemäßen Schaltung,

F i g. 2A ein Schaltbild eines komplementären Inverters, der sich zur Verwendung in der Schaltung gemäß F i g. 1 eignet,

F i g. 2B Kurvenformen der Eingangs- und Ausgangs-Signale bei der Schaltung gemäß F i g. 2A und

Fig.3 Kurvenformen, wie sie an verschiedenen Punkten der Schaltung gemäß F i g. 1 auftreten.

Als aktive Schaltungselemente werden bei der Erfindung vorzugsweise Isolierschicht-Feldeffekttransistören verwendet. Aus diesem Grunde sind in der dargestellten Zeichnung auch solche Transistoren gezeichnet und werden nachfolgend auch als solche beschrieben. Jedoch ist die Erfindung nicht auf die Benutzung solcher Transistoren beschränkt, sondern es können auch andere Transistoren benutzt werden, die unter dem nachfolgend in ganz allgemeinem Sinne benutzten Ausdruck »Transistor« ebenfalls verstanden werden sollen.

In den Figuren sind /"leitende Anreicherungs-Isolierschicht-Feldeffekttransistoren durch den Buchstaben P mit jeweiliger nachfolgender Bezugsziffer gekennzeichnet; N leitende Anreicherungs-Feldeffekttransistoren sind durch den Buchstaben N mit jeweiliger Bezugsziffer gekennzeichnet Die Eigenschaften von Isolierschicht-Feldeffekttransistoren sind bekannt und brauchen nicht im einzelnen beschrieben zu werden. Zum besseren Verständnis der folgenden Beschreibung seien aber noch die für die Erfindung bedeutsamen Definitionen und Eigenschaften angeführt:

1. Jeder Isolierschicht-Feldeffekttransistor hat eine erste und eine zweite Elektrode, welche die Enden seines Leitungsweges (Kanal) definieren, und eine Steuerelektrode (Gate), welche über das ihr zugeführte Potential die Leitfähigkeit des Leitungspfades zu bestimmen gestattet Die erste und zweite Elektrode eines Isolierschicht-Feldeffekttransistors werden als Source- und Drain-Elektroden bezeichnet Bei einem P leitenden Isolierschicht-Feldeffekttransistor ist unter der Source-Elektrode diejenige der beiden Hauptelektroden zu verstehen, der ein positiveres (höheres) Potential zugeführt wird. Bei einem N leitenden Isolierschicht-Feldeffekttransistor wird als Source-Elektrode diejenige der beiden Hauptelektroden definiert der ein weniger positiveres (niedrigeres) Potential zugeführt wird.

2. Der Transistor leitet, wenn die zugeführte Gate-Source-Spannung V_Cs eine Richtung hat in welcher der Transistor eingeschaltet wird und einen höheren Wert als ein vorgegebener Wert hat der als Schwellspannung Vj des Transistors definiert ist. Um einen /Meitendenden Transistor einzuschalten, muß seine Gate-Spannung Vc um mindestens Vr negativer als seine Source-Spannung Vs sein. Um einen N leitenden Transistor einzuschalten, muß seine Spannung Vc um Vrpositiver als Vs sein. 3. Isolierschicht-Feldeffekttransistoren leiten in beiden Richtungen, so daß bei Zuführung eines Leitungssignals zur Steuerelektrode Strom in beiden Richtungen durch den Leitungspfad oder Kanal fließt, der von der ersten und zweiten Elektrode, welche auch als Haupteiektroden bezeichnet werden, begrenzt wird, also Source und Drain sind austauschbar.

In der nachfolgenden Diskussion wird der Einfachheit haiber die Betriebsweise mit dem Booleschen Ausdrükken beschrieben.

Hierbei wird willkürlich angenommen, daß eine relativ positivere Spannung (also bei oder nahe Vdd) den Binärwert 1 bedeuten soll und mit »high« oder »hi« bezeichnet ist, während eine relativ weniger positive Spannung (also bei oder nahe Masse) den Binärwert 0 angibt, der auch als »low« oder »lo« bezeichnet wird. Zur weiteren Vereinfachung der Erklärung der Betriebsweise wird manchmal gesagt, daß eine 1 (high oder hi) oder eine 0 (low oder lo) einer Schaltung zugeführt wird oder von ihr erzeugt wird, anstatt zu sagen, daß eine Spannung zugeführt oder erzeugt wird, welche den Wert einer 1 oder einer 0 angibt.

Die in F i g. 1 dargestellte Schaltung enthält eine erste Kette 11a von vier Transistoren zum frühzeitigen Abfühlen des Anstiegs eines positiv gerichteten Eingangssignals und eine zweite Kette Hb von vier Transistoren zum frühzeitigen Abfühlen des Abfalls eines negativ gerichteten Eingangssignals. Die Transistoren in der Kette 11a sind mit einem nachgestellten Index a bei ihren Bezugsziffern versehen, die Transistoren der Kette lib haben dagegen ein b.

Jede Kette hat zwei Pleitende Transistoren (Pia und P2a, PIb und P2b), deren Leitungspfade parallel zwischen einen ersten Spannungsanschluß 20 und einen Schaltungsausgangsanschluß 22 geschaltet sind, und zwei N leitende Transistoren (Ni a und N2a, NIb und N 2b), deren Leitungspfade in Reihe zwischen die Anschlüsse 22 und 24 geschaltet sind. Dem Anschluß 24 wird Massepotential, bzw. die Spannung Null, zugeführt, und dem Anschluß 20 wird eine Spannung von Vdd Volt zugeführt die positiv (beispielsweise 5 V) gegen Masse ist.

Von einer nicht dargestellten äußeren Quelle erzeugte Eingangssignale werden der Schaltung über einer Adressenlcitung 12 zugeführt Die Eingangssigna-Ie V/s sind in F i g. 3 durch die Kurvenform A dargestellt und verändern sich zwischen einem ersten Pegel (der ebenfalls als 0 V, Masse oder »low« angegeben ist) und einem zweiten Pegel (der auch mit Vdd Volt oder »high« angegeben ist).

Die Eingangsleitung 12 ist mit den Gate-Elektroden der Transistoren NIa und PXb und mit dem Eingang eines Inverters /1 verbunden. Der Ausgang des Inverters /1 führt zu den Gate-Elektroden der Transistoren Pia und Nib und zum Eingang eines Inverters/2.

Der Ausgang des Inverters /2 ist mit einem (1) Eingang eines zwei Eingänge aufweisenden NAND-Tores G1 verbunden, und dessen Ausgang wiederum ist an die Gate-Elektroden der Transistoren N2b und P2b und an einem (1) Eingang eines zwei Eingänge

aufweisenden NAND-Tores C2 geführt. Der Ausgang des NAND-Tores G 2 liegt an den Gate-Elektroden der Transistoren P 2a und N 2a.

Ein mit CSbezeichnetes Steuersignal (oder Chip-Auswahlsignal), das von einer nicht dargestellten äußeren Quelle kommt, wird den Eingängen (2) der Tore G1 und G 2 zugeführt. Wenn CS einen niedrigen Wert hat, dann werden die Ausgangssignale Vg 1 bzw. Vc 2 der Tore G1 und G 2 auf einem hohen Pegel gehalten und verhindern die Erzeugung von Impulsen am Ausgang 22, dessen Signal dann niedrig bleibt. Wenn Vc 1 und Vo 2 gleich sind und einen hohen Wert haben, dann sind P2a und P 2b gesperrt, und ob nun Vw einen hohen oder einen niedrigen Wert hat, sind entweder die Transistoren NIa und N2a oder die Transistoren N \b und N2b eingeschaltet. Für die nun zu beschreibende Betriebsweise der Schaltung sei angenommen, daß CS einen hohen Wert hat, so daß Impulse am Schaltungsausgang 22 bei jedem Übergang des Adressensignals erzeugt werden können.

Zum besseren Verständnis der Betriebsweise seien nun einige Eigenschaften der Schaltungskomponenten erläutert.

Der Inverter /1 in der Schaltung gemäß F i g. 2 ist ein komplementärer Inverter mit einem Transistor Ptl, dessen Leitungspfad in Reihe mit einem Transistor N11 zwischen Vdd und Masse liegt Die Gate-Elektroden von Pll und NIl sind an den Invertereingang und ihre Drain-Elektroden an den Inverterausgang angeschlossen. Der Transistor NIl wird wesentlich größer als der Transistor Pll gemacht, so daß der Umschaltpunkt des Inverters /1 sehr dicht bei der Schwellspannung Vtn von NIl liegt, die beispielsweise 1 V sein kann. Daher geht die Ausgangsspannung Vl des Inverters /I sehr schnell von einem hohen auf einen niedrigen Wert über, nachdem sein Eingangssignal gerade über Vtn Volt angestiegen ist. Da N11 aber ein sehr großer Transistor ist, kann er die an seinem Ausgang wirksame Kapazität sehr schnell nach Masse entladen. Vl geht von einem niedrigen auf einen hohen Pegel nur dann über, nachdem das Eingangssignal des Inverters /1 unter Vnv Volt gefallen ist, und dann dauert es, weil Pll ein kleines Element ist, relativ lange, die Kapazität an seinem Ausgang wieder auf Vdd Volt aufzuladen. Damit ist der Inverter /1 unsymmetrisch, indem er in einer Richtung schneller als in der anderen Richtung reagiert Der Inverter 12, der ein komplementärer Inverter mit P und N Transistoren ist, ist schematisch in Fig.2A dargestellt und arbeitet als zweiseitige Verzögerungsschaltung. Dies ist möglich, weil die P und N so Transistoren sehr klein sind. Daher ist die Impedanz Z der Leitungspfade ihrer P und N Transistoren relativ (gleich) hoch, selbst wenn die Transistoren eingeschaltet sind. Das Ausgangssignal des Inverters 12, welches invers zu seinem Eingangssignal ist, wird gegenüber dem Eingangssignal nennenswert verzögert Beispielsweise kann die von dem Inverter /2 hervorgerufene Verzögerung (welche wesentlich größer als jegliche durch den Inverter /1 bewirkte Verzögerung ist) im Bereich von 30 Nanosekunden liegen.

In den beiden Transistorketten 11a und Ub sind die P leitenden Transistoren vier- bis fünfmal größer als die N leitenden Transistoren. Die P Transistoren neigen daher dazu, (bei gleichen Spannungen Vcs) früher zu reagieren und einen höheren Strom führen zu können als die N Transistoren. Da die Impedanz Z eines Transistors vom Verhältnis Breite zu Länge (W/L) abhängt, haben größere Transistoren niedrigere Impedanzen und damit eine höhere Leitfähigkeit für jeden vorgegebenen Wert der Gate-Source-Spannung Vcs- In den nachfolgenden Erläuterungen sind die Impedanzen Z der verschiedenen Transistoren durch den Buchstaben Z in Verbindung mit der Bezugsziffer des betreffenden Transistors angegeben.

Es soll zunächst die Betriebsweise der Schaltung für den Fall untersucht werden, daß das Eingangssignal Vm 0 Volt hat, also niedrig ist (low), dann für den Fall, daß Vw einen Übergang von einem niedrigen zu einem hohen Wert (V_DD Volt) aufweist, und dann für den Fall, daß ViN einen hohen Wert hat, und schließlich für den Fall, daß Vw von einem hohen auf einen niedrigen Wert übergeht.

(a) Wenn Vw einen niedrigen Wert (low) hat, dann liegt Vl bei V₀D- Die Transistoren Pia sind gesperrt, die Transistoren P\b und Nib sind eingeschaltet, das Ausgangssignal des Inverters /2 CVi₂) ist niedrig und die Spannung Vc 1 ist hoch. Daher ist N2b eingeschaltet und P2f> gesperrt. Vc 2 ist niedrig und P 2a wird eingeschaltet, während N2a gesperrt wird. Die Spannung Vo am Ausgang 22 wird wegen der Klemmwirkung der leitenden Transistoren Nib und N 2b auf Masse gehalten.

In jeder der beiden Ketten 11a und 116 ist einer der P Transistoren eingeschaltet, während der andere gesperrt ist. Daher besteht kein niederohmiger Leitungspfad zwischen den Anschlüssen 20 und 22.

(b) Es sei nun angenommen, daß das Adressensignal einen positiv gerichteten Übergang zum Zeitpunkt to aufweist, wie dies die Kurvenform A in F i g. 3 zeigt

Sobald Vw etwas positiver als Vtn des Transistors N11 des Inverters /1 ist, nimmt Vi einen niedrigen Wert an, wie dies für den Zeitpunkt fi gezeigt ist. Der Transistor Pia (ein großer Transistor) wird fast augenblicklich eingeschaltet während der Transistor Nib (ein kleiner Transistor) gesperrt wird. Weil P2a schon leitet stellen Pia und P2a eine relativ niedrige Impedanz zwischen den Anschlüssen 20 und 22 dar und ziehen die Spannung Vo nach Vdd- Es besteht auch ein Leitungspfad zwischen dem Anschluß 22 und Masse, weil der Transistor N 2b noch eingeschaltet ist und der Transistor N16, obwohl er gerade abgeschaltet wird, noch leitet Jedoch sind die Transistoren Pia und P2a wesentlich größer als die Transistoren NIZj und N 2b und können die Spannung Vo gut über Vdd/2 bringen, selbst falls N2Z> nicht abgeschaltet werden würde. Nimmt man an, daß Znu = Zn\b = 4Zp\b — 4Z/>2*(für gleiche Werte von Vgs) ist, dann würde V₀ auf 0,8 V_Dd ansteigen. Da der Transistor N2f> gerade gesperrt wird, ist seine Impedanz noch höher als 4Z/>is, und die Transistoren Pia und P2a können die Spannung Vo dicht an Vdd bringen. Weil die impedanzen der Transistoren Nib und N2b hoch sind und weil sie nur für eine kurze Zeitdauer eingeschaltet sind, wie noch erläutert wird, ergibt sich auch nur ein geringer Leistungsverbrauch.

Das Ausgangssignal Vn des Inverters /2 reagiert langsam auf einen Übergang von einem hohen auf einen niedrigen Wert seines Eingangssignals. Nach einer Zeitverzögerung fdSteigt jedoch das Ausgangssignal des Inverters 12, wie zum Zeitpunkt f3 in der Ku;-venform C gemäß F i g. 3 gezeigt ist, auf einen hohen Wert, so daß Vc 1 auf einen niedrigen Wert geht Dadurch wird der Transistor N2Z> gesperrt und der Transistor P2b eingeschaltet Vg 1 wird niedrig und läßt Vc 2 hoch werden, so daß P2a gesperrt und N2a eingeschaltet werden. Beim Sperren des Transistors P 2a endet der

positiv gerichtete Impuls, der bei V₀ (zum Zeitpunkt ti) erzeugt worden ist, und der niederohmige Leitungspfad, der durch die Transistoren Pia und P2a zwischen den Anschlüssen 22 und 20 gebildet wurde, hört auf zu bestehen. Gleichzeitig wird der Transistor PXb durch den positiv gerichteten Übergang des Eingangssignals gesperrt. Bei gesperrtem Transistor Pia können die Transistoren N\a und N2a, welche eingeschaltet werden, die Kapazität am Ausgangsanschluß schnell nach Masse entladen. Daher wird ein Impuls erzeugt, ₎₀ sobald die Amplitude des positiv gerichteten Übergangs des Signals V/n positiver als ein vorbestimmter Schwellwert Vtn ist.

Im Betrieb wird die Spannung V_tN der Gate-Elektrode des Transistors P If) zugeführt, und die Spannung Vi, welche invers zu V/,v ist, wird der Gate-Elektrode von Pia zugeführt Wenn also V/n einen hohen Wert hat, dann ist der Transistor Pia eingeschaltet und der Transistor P16 gesperrt, wenn dagegen V/n einen niedrigen Wert hat, ist der Transistor Pia gesperrt und der Transistor P1 b eingeschaltet.

Die verzögerte und durch den Inverter /2 invertierte und dann durch G1 invertierte Spannung Vi wird der Gate-Elektrode des Transistors P2b zugeführt. Demzufolge wird nach einer Zeitverzögerung Td 1 der inverse Wert des der Gate-Elektrode des Transistors PIb zugeführten Signals der Gate-Elektrode des Transistors P2b zugeführt. Da die Transistoren Pib und P2b vom gleichen Leitungstyp sind, können sie beide nur während des Verzögerungszeitintervalls leiden.

(c) Wenn die Spannung V/n hoch ist, ist Vi niedrig. Die Transistoren Pia und Nia sind eingeschaltet und die Transistoren Pib und Nib sind gesperrt. V/2 hat einen hohen und Vg 1 einen niedrigen Wert. Daher ist der Transistor P2b eingeschaltet und der Transistor N 2b gesperrt Vc 2 hat einen hohen Wert und schaltet den Transistor N 2a ein und sperrt den Transistor P 2a. Vo wird wegen der leitenden Transistoren Nia und N2a auf Masse gehalten. In der Transistorkette 11a leitet der Transistor Pia während der Transistor P2a gesperrt ist und in der Transistorkette 1 ib ist der Transistor Pib gesperrt, während der Transistor P 2b leitet.

Eine Untersuchung der Signalfortleitungsschleife zeigt daß im eingeschwungenen Zustand, wenn V/n einen hohen oder niedrigen Wert hat, das der Gate-Elektrode des Transistors P2b zugeführte Signal das Komplement des der Gate-Elektrode de:, Transistors Pib zugeführten Signales ist, und daß das der Gate-Elektrode des Transistors P 2a zugeführte Signal das Komplement des dem Transistor Pia zugeführten Signals ist. Daher ist im Ruhezustand einer der P leitenden Transistoren in jeder Kette gesperrt und der andere leitet Immer wenn Pia oder Pib gesperrt ist, ist somit der andere P Transistor in der Reihenschaltung leitend. Wenn immer Pia oder Plödann eingeschaltet werden, muß demzufolge kein anderer P Transistor (P 2a oder P2b) als derjenige Transistor (Pia oder Pib)der gerade leitend wird, eingeschaltet werden, um einen niederohmigen Impedanzweg zwischen Vdd und dem Anschluß 22 zu bilden. Es ist daher ein außerordentlich schnelles Reagieren auf einen Eingangssignalübergang möglich, wie noch weiter ausgeführt wird.

(d) Es sei nun angenommen, daß die Spannung V/n einen negativen Übergang von einem hohen auf einen niedrigen Wert hat

Sobald V/n etwas stärker als V_TP Volt unter V_DDVolt abfällt wobei Vtp die Schwellenspannung des Transistors Ρ1έ> ist, dann wird dieser leitend. Weil der Transistor P2i> schon leitet, ziehen die Transistoren PIi? und P2ödie Ausgangsspannung in Richtung V_DD, selbst falls die Transistoren Nia und N2a leiten. Es sei daran erinnert, daß die Transistoren NIa und N2a kleine Transistoren sind und daß mit abnehmender Spannung V/n der Transistor NIa gesperrt wird. Obgleich die Transistoren Plf> und P2f> V₀ nicht auf Vdd klemmen, lassen sie V₀ schnell nahe an Vdd ansteigen, weil der Leitwert der Transistoren PIb und P2b viel größer als der Leitwert der Transistoren NIa und N 2a ist. So wird also am Ausgangsanschluß 22 (zum Zeitpunkt fs) ein positiv gerichteter Impuls sehr schnell erzeugt, nachdem V/n mit einem negativ gerichteten Übergang beginnt.

Für den Fall eines negativ gerichteten Übergangs bleibt die Spannung Vo für einen Zeitraum auf einem hohen Wert, welcher den Zeitraum (von is bis tt, der als Verzögerung Ts bezeichnet ist) umfaßt, den ein negativ gerichteter Übergang von V/n zum Erreichen des Wertes Vtn von NU (dem Schaltlogikpegel des Eingangssignals) benötigt, zuzüglich der Zeitverzögerung der Inverter /1 und 12, wobei die Verzögerung dieser letztgenannten als vorherrschend angesehen werden kann.

Wenn die Spannung V/n gerade unter Vtn abfällt, dann schaltet der Inverter /1 zum Zeitpunkt ίβ von einem niedrigen auf einen hohen Logikwert um, und dadurch wird sofort der Transistor Pia gesperrt und der Transistor Nib eingeschaltet (jedoch bleiben Pib und P2f> leitend). Nach einer Zeitverzögerung reagiert der Inverter 12, und V_n nimmt zum Zeitpunkt t₇ einen niedrigen Wert an, so daß Vc 1 auf einen hohen Wert übergeht. Damit wird der Transistor P 2b gesperrt und unterbricht damit das Leiten der Transistorkette üb zwischen Vdd und dem Anschluß 22. Der Transistor N2b schaltet ein, und weil der Transistor Nib schon leitet, entladen diese Transistoren schnell die Kapazität am Ausgang auf Massepotential. Infolge des hohen Wertes von Vc 1 nimmt Vc 2 einen niedrigen Wert an und schaltet den Transistor P 2a ein, den Transistor N 2a dagegen ab. Damit ist die Transistorkette 11a für den nächsten (möglichen) positiv gerichteten Übergang des Eingangssignals bereit, und die Schaltung nimmt wieder den oben für V/n=0 beschriebenen Dauerzustand ein.

Ähnlich wie bei einem positiv gerichteten Übergang ist das nach einer Zeitverzögerung der Gate-Elektrode des Transistors P 2a zugeführte Signal V_G2 der inverse Wert des der Gate-Elektrode des Transistors Pia zugeführten Signals Vi. Damit können die Transistoren P la und P2a beide nur während des Zeitverzögerungsintervalls leiten.

Die am Ausgangsanschluß 22 erzeugten impulse werden einer Lastschaltung 15 zugeführt, die dann weitere (nicht dargestellte) Teile der Speicheranordnung ansteuert.

Die Schaltung gemäß F i g. 1 fühlt frühzeitig positiv gerichtete sowie negativ gerichtete Signalübergänge ab. Jedoch dauert der bei einem negativ gerichteten Signalübergang erzeugte Ausgangsimpuls länger als der bei einem positiv gerichteten Übergang erzeugte Ausgangsimpuls. Die Unsymmetrie des Inverters /I bewirkt daß V₀ bei der Abfallflanke von V_1n für eine längere Zeitdauer auf einem hohen Wert gehalten wird.

Die beschriebene Schaltung paßt pegelmäßig zu TTL-Schaltungen (Transistor-Transistor-Logikschaltungen), deren Eingangspegel sich typischerweise zwischen C,8 und 2,4 Volt verändern. Zum Zwecke der

Erläuterung sei angenommen, daß Signale unterhalb von 1,0 Volt den Logikzustand 0 und Signale oberhalb 1,0 Volt den Logikzustand 1 bedeuten sollen. Die in F i g. 1 dargestellte Schaltung ist daher so bemessen, daß sie um den 1 Volt-Pegel herumschaltet.

Bei dem positiv gerichteten Übergang wird, sobald Vtn von NU (und Nia) erreicht ist (was mit 1 Volt angenommen wird) auch der Schaltpegel des Eingangssignals erreicht, und es wird ein Ausgangssignal erzeugt. Bei einem negativ gerichteten Übergang wird, sobald V/n unter (Vdd— Vtp) Volt absinkt, ein positiver Impuls erzeugt, der den negativ gerichteten Übergang anzeigt. Jedoch liegt dieser Übergangsfeststellungspegel (also VDD- Vtp) oberhalb des Schaltpegels (nämlich 1 Volt), und es ist nicht bestimmt, wenn Vw bei Vqd— Vtp liegt, ob ein Null-Pegel der Adressenleitung 12 zugeführt wird. Daher wird der positive Impuls VO vom Zeitpunkt, wo V/n gleich Vdd— Vtp ist, bis dann, wenn V«v gleich dem Schaltlogikpegel ist (zuzüglich der eingebauten Zeitverzögerung) aufrechterhalten. Dieses Entwurfsmerkmal ermöglicht die frühe Erzeugung eines Vorladungsimpulses, der zu den verschiedenen Teilen des Speichersystems gelangt, ehe ein tatsächliches Datensignal gültig ist.

In der in F i g. 1 dargestellten Schaltung sind komplementäre Transistoren verwendet. Die Schaltung würde aber auch funktionieren, wenn man die gezeigten N Transistoren durch eine geschaltete oder konstante Last ersetzt, welche zwischen den Anschluß 22 und Masse geschaltet ist, wobei dann der Rest der Schaltung so bleibt, wie es F i g. 1 zeigt.

Die Transistoren Pia, P2a, PXb und P2b würden nach wie vor einen Impuls am Ausgang 22 für jeden Übergang des Eingangssignals erzeugen. Abhängig von der Art der Last kann jedoch der Leistungsverbrauch größer als bei der in F i g. 1 dargestellten Schaltung sein.

Es leuchtet ein, daß die P leitenden Transistoren auch

durch andere Schaltertypen ersetzt werden können,

wobei auch dann die Ermittlung von Übergängen erfolgen würde. Beispielsweise könnten die Transistoren Pia und P2a durch ein Element ersetzt werden, welches einen einzigen Leitungskanal mit zwei Steuerelektroden besitzt. Dabei ist natürlich angenommen, daß für einen Signalzustand (also wenn beiden Steuerelektroden ein Einschaltsignal zugeführt wird) ein Strom eines Wertes durch den Leitungskanal fließen kann, und daß für andere Signalzustände (wenn einer oder beiden Steuerelektroden ein Sperrsignal zugeführt wird) ein Strom eines anderen Wertes (oder gar kein Strom) durch den Leitungskanal fließen kann.

Es leuchtet auch ein, daß die gegenseitige Reihenfolge der Transistoren P\b, P2b oder Pia, P2a oder N2b, Nib oder N2a, Nia gleichgültig ist, weil beide Elemente in der Reihenschaltung eingeschaltet sein müssen, um einen Leitungspfad durch das Paar zu bilden.

Die Schaltung gemäß F i g. 1 ist für ein unsymmetrisches Abfühlen beschrieben, es versteht sich jedoch, daß die Feststellung eines Eingangsüberganges und die Erzeugung einer entsprechenden Anzeige (Ausgangsimpuls) für einen beliebigen Punkt zwischen Vtn und Vdd— Vrpgewählt werden kann.

Bei der Schaltung nach F i g. 1 ist der Ausgang normalerweise an Masse gelegt, und es werden bei Ausgangssignal-Übergängen positive Ausgangsimpulse erzeugt. Es versteht sich, daß die Schaltung auch so abgewandelt werden kann, daß am Ausgang normalerweise die Spannung Vdd erzeugt, und während Eingangssignal-Übergängen negative Ausgangsimpulse erzeugt werden.

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Schaltungsanordnung zum Abfühlen von Übergängen zwischen zwei Werten (hoch und niedrig) eines Eingangssignals, welches einem Schaltungseingang zugeführt wird, zum Anschalten eines Ausgangspunktes an einen ersten Betriebsspannungspunkt bei jedem Pegelwechsel (hoch nach niedrig oder niedrg nach hoch) des Eingangssignals, mit einer den ersten Betriebsspannungspunkt mit dem Ausgangspunkt verbindenden Schaltung, die einen ersten und einen zweiten Signalweg enthält, welche parallel zueinander liegen und jeweils ein erstes und ein zweites, miteinander in Reihe liegendes Schalterelement enthalten, deren jedes bei Aktivierung eine niedrige und bei Sperrung eine hohe Imptdanz im zagehörigen Signalweg bilden, ferner mit einer zwischen den Eingangsanschluß und das erste und zweite Element beider Signalwege geschalteten Steuerschaltung, welche

a) für einen Wert (hoch) des Eingangssignals das erste Element des ersten Signalweges aktiviert und das erste Element des zweiten Signaiweges sperrt und für den anderen Wert (niedrig) des Eingangssignals das erste Element des ersten Signalweges sperrt und das erste Element des zweiten Signalweges aktiviert, und welche

b) das zweite Element jedes Signalweges um eine erste Zeitverzögerung nach der Aktivierung des ersten Elementes dieses Signalweges sperrt und das zweite Element jedes Signalweges um eine zweite Zeitverzögerung nach Sperrung des ersten Elementes dieses Signalweges aktiviert, und bei welcher der Ausgangspunkt über eine Impedanz mit einem zweiten Betriebsspannungspunkt verbunden ist,

dadurch gekennzeichnet, daß die Impedanz ein drittes und ein viertes Schalterelement (Nt₁, N_2a; Nu* Nzb) aufweist, die in jeden der Signalwege (11a, Wb) in Reihe miteinander zwischen den zweiten Betriebsspannungspunkt (24) und den Ausgangspunkt (22) geschaltet sind und bei Aktivierung eine niedrige und bei Sperrung eine hohe Impedanz in ihrem Signalweg bilden, und daß die Steuerschaltung

a) das dritte Schalterelement (/Vu, Nu>) im ersten Signalweg(lla^und im zweiten Signalweg(Wb) sperrt bzw. aktiviert, wenn jedes der ersten Schalterelemente (P] b, P]a) im zweiten Signalweg (Wb) bzw. im ersten Signalweg (HaJ aktiviert bzw. gesperrt wird,

b) das vierte Schalterelement (N_2a, N₂b) im ersten Signalweg (Ua^und im zweiten Signalweg (Wb) sperrt bzw. aktiviert, wenn jedes der zweiten Schalterelemente (P_2a, P₂b)\m ersten Signalweg (Ha)bzw. im zweiten Signalweg (11 ty aktiviert bzw. gesperrt wird, go

dei art, daß sowohl das dritte wie auch das vierte Schalterelement (N\ „ N_2a oder A/16, Nib) im einen oder anderen der Signalwege (Ha oder Wb) eine niedrige Impedanz aufweist, wenn das Eingangssi- h. gnal einen der beiden Werte hat, während bei einem Pegelübergang des Eingangssignals entweder das dritte oder das vierte Schalterelement in beiden

Signalwegen eine hohe Impedanz hat

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jedes der Schalterelemente durch einen Transistor gebildet wird, dessen zwischen einer ersten und einer zweiten Elektrode (Source bzw. Drain) liegende Hauptstromstreckc in den jeweiligen Schalterkreis eingefügt ist und über eine Steuerelektrode (Gate) in den Durchlaß- bzw. Sperrzustand umschaltbar ist

3. Schaltungsanordnung nach Anspruch 1, bei welcher das erste und zweite Schalterelement Pn, P₂, des ersten Signalweges durch einen ersten bzw. zweiten Transistor gebildet werden und das erste und zweite Schalterelement (P] _h Pib) des zweiten Signalweges durch einen dritten bzw. vierten Transistor gebildet werden und jeder Transistor eine über eine Steuerelektrode (Gate) steuerbare Hauptstromstrecke (Source-Drain-Strecke) aufweist bei der ferner die Hauptstromstrecken des ersten und zweiten Transistors (Pi„ P₂₁₁)In Reihe zwischen dem Ausgangspunkt (22) und dem ersten Betriebsspannungspunkt (20) liegen und die Hauptstromstrecken des dritten und vierten Transistors (P]b, Pib)ebenfalls in Reihe zwischen dem Ausgangspunkt (22) und dem eisten Betriebsspannungspunkt (20) liegen und bei der der erste Betriebsspannungspunkt (20) und die Steuerelektroden des ersten, zweiten, dritten und vierten Transistor (P] _Λ P_2a, Pi*, Pu) rnit der Stauerschaltung gekoppelt sind, dadurch gekennzeichnet, daß das dritte und vierte Schalterelement (Nib, Wb) des ersten Signalweges durch einen fünften bzw. sechsten Transistor (Ν,_Λ N₂,) und das dritte und vierte Schalterelement des zweiten Signalweges durch einen siebten bzw. achten Transistor (N]b, N₂b) gebildet werden, von denen jeder eine über eine Steuerelektrode (Gate) steuerbare Hauptstromstrecke (Source-Drain-Strecke) aufweist, daß die Hauptstromstrecken des fünften und sechsten Transistors (N],, N₂₁₁) in Reihe zwirchen dem Ausgangspunkt (22) und dem zweiten Betriebsspannungspunkt (Masse) und die Hauptstromstrecken des siebten und achten Transistors (Nib, N_2b) ebenfalls in Reihe zwischen dem Ausgangspunkt (22) und dem zweiten Betriebsspannungspunkt (Masse) liegen, und daß die Steuerschaltung derart mit den Steuerelektroden des fünften, sechsten, siebten und achten Transistors (N]₁, N_2a, N] b, N₂b) gekoppelt ist, daß

der erste und fünfte Transistor (P]₁,
gleichzeitig aktiviert bzw. gleichzeitig gesperrt werden, wenn das Eingangssignal den einen bzw. anderen Wert hat,

der dritte und siebte Transistor (Pit, Mb) gleichzeitig aktiviert bzw. gleichzeitig gesperrt werden wenn das Eingangssignal den anderen bzw. den einen Wert hat,
der sechste Transistor (N_2a) gesperrt wird, wenn der zweite Transistor (P₂,) aktiviert wird und der sechste Transistor aktiviert wird, wenn der zweite Transistor gesperrt wird,
der achte Transistor (N_2b) gesperrt wird, wenn der vierte Transistor (Pn) aktiviert wird und der achte Transistor aktiviert wird, wenn der vierte Transistor gesperrt wird.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der erste, zweite, dritte und

vierte Transistor (7³I* P₂₃, Pit» Pib) von einem Leitungstyp (P) sind und der fünfte, sechste, siebte und achte Transistor (Ni₃, N_2a> N_ib, N₂b) entgegengesetzten Leitungstyp (N) sind, und daß die Steuerschaltung enthält eine Koppelscha'itung zur Verbindung der Steuerelektroden des dritten und fünften Transistors (Pu* N_u)m\t dem Eingangsanschluß (12) einen ersten Inverter (h) dessen Eingang an den Eingangsanschluß und dessen Ausgang an die Steuerelektroden des ersten und siebten Transistors (Pu ^/^angeschlossen ist, eine gesteuerte Verzögerungsschaltung (I₂, Gi), die zwischen den Ausgang des ersten Inverters (Ij) und die Steuerelektroden des vierten und achten Transistors (P₂b, N₂b) geschaltet ist, und eine Inverterschaltung (G₂) die zwischen den Ausgang der gesteuerten Verzögerungsschaltung und die Steuerelektrode des zweiten und sechsten Transistors (P₂₃, Abgeschaltet ist

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die gesteuerte Verzögerungsschaltung einen hochohmigen Inverter (I2), dessen Ausgangssignal gegenüber seinem Eingangssignal effektiv verzögert wird, und eine erste logische Torschaltung (G\) mit zwei Eingängen enthält, deren einer Eingang (1) an den Ausgang des hochohmigen Inverters angeschlossen ist und deren zweitem Eingang (2) das Steuersignal (CS) zugeführt wird, und daß die Inverterschaltung eine zweite logische Torschaltung (G₂) mit zwei Eingängen ist, deren einer Eingang mit dem Ausgang der ersten logischen Torschaltung verbunden ist und deren zweitem Eingang das Steuersignal zugeführt wird.