DE3037132C2

DE3037132C2 - Vorladeschaltung

Info

Publication number: DE3037132C2
Application number: DE3037132A
Authority: DE
Inventors: Andrew Gordon Francis Bridgewater N.J. Dingwall
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1979-10-01
Filing date: 1980-10-01
Publication date: 1982-12-30
Also published as: IT8024801A0; DE3037132A1; US4242738A; GB2060302B; FR2466835A1; FR2466835B1; BR8006196A; JPS5658190A; JPS5911993B2; IT1132867B; GB2060302A

Description

Die Erfindung betrifft eine Vorladeschaltung zur Verringerung der Ansprechzeit einer Treiberschaltung auf ein binäres Dateneingangssignal, wie sie im Oberbegriff des Anspruchs 1 vorausgesetzt ist.

Bei der Konstruktion schnellarbeitender Schaltungen ergeben sich Probleme, wenn z. B. der Schaltungseingang mit einer hochohmigen, geringe Energie liefernden Signalquelle verbunden ist und der Schaltungsausgang auf eine relativ große Last arbeiten muß. In einem Speichersystem beispielsweise muß eine Treiberschaltung ein Datensignal von einer Signalquelle (z. B. vom Ausgang einer Speicherzelle oder eines Leseverstärkers), die eine äquivalente Impedanz von höchstens einigen wenigen Picofarad hat, innerhalb weniger Nanosekunden an eine Last von 50 oder mehr Picofarad übertragen.

Die Bauelemente, welche die Ausgangsstufe der Schaltung bilden, müssen relativ groß gemacht werden, um die verhältnismäßig starken Ströme führen zu

können, welche notwendig sind, um die Lastkapazität in der erforderlichen Zeit zu laden und zu entladen.

Die Verwendung großer Bauelemente erhöht jedoch die Laufzeiten innerhalb der Schaltung, da solche Elemente mit höheren Kapazitäten behaltet sind. Im Sinne geringer Eingangskapazitäten sollen aber die in der Eingangsstufe der Schaltung verwendeten Elemente normalerweise klein gewählt werden, um mit der Eingangssignalquelle kompatibel zu sein. Da also die Elemente der Eingangsstufe klein sind, können sie nicht die Ströme aufbringen, die notwendig sind, um die internen Knoten der Treiberschaltung schnell aufzuladen und zu entladen. Es widersprechen sich also die Forderungen einerseits, große Ausgangselemente und kleine Eingangselemente zu verwenden und andererseits dafür zu sorgen, daß die Schaltung extrem schnell anspricht

Ein anderes Problem tritt selbst bei Verwendung großer Ausgangselemente auf, nämlich die relativ lange Zeit zur Umladung des Ausgangspunktes der Schaltung von einem Binärpegel auf dem jeweils anderen.

Zur Verringerung der Umladezeiten ist es nun aus der DE-OS 25 42 750 bekannt, den umzuladenden Schaltungspunkt auf einen Spannungspegel vorzuladen, von dem aus die endgültige Umladung schneller erfolgen kann. Hierzu wird ein der Schaltung zugeführter Leseimpuls aus einem RAM-Speicher verstärkt und in ursprünglicher sowie komplementärer Form den Steuerelektroden zweier Ausgangstransistoren zugeführt, die in Reihe zwischen den Betriebsspannungspunkten liegen und zwischen sich den kapazitiv belasteten Ausgangspunkt bilden. Durch diese Impulse wird einer der Transistoren gesperrt und der andere eingeschaltet, so daß das Potential des Ausgangspunktes in Richtung auf eines der beiden Betriebspotentiale wandert. Beim anschließenden Auftreten eines Speicherauslesesignals auf der Eingangsleitung erfolgt hier jedoch eine Spannungsänderung nur in einer Richtung, und in dieser wird das Potential des Ausgangspunktes in Erwartung des Ausleseimpulses vorverschoben. Ferner ist es aus der DE-OS 20 30 934 bekannt, eine kapazitive Belastung am Ausgangspunkt jedesmal dann in Richtung auf die Betriebsspannung zu verschieben, wenn.«in vorbereitendes Steuersignal einem Transistor dieser Schaltung zugeführt wird.

Der Erfindung liegt nun die Aufgabe zugrunde, eine Vorladeschaltung für eine Treiberschaltung zu schaffen, bei welcher der Ausgangspunkt auf ein vorbjstimmtes Potential vorgeladen wird, von dem aus er schnell auf Potentiale beider Richtungen umgeladen werden kann. Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.

Im Gegensatz zu dem vorerwähnten Stand der Technik wird bei der Erfindung durch die Voria Jeschaltung das Potential am Ausgangspunkt auf einen zwischen den beiden Betriebspotentialen liegenden Wert gebracht, so daß die Ausgangsspannung der Treiberschaltung aufgrund des Speicherauslesesignals sich schnell in beiden Richtungen einstellen kann. Durch kurzzeitiges Einschalten beider Transistoren der Treiberstufe kann dieses Zwischenpotential leicht erreicht werden, und von ihm aus ist eine schnelle Änderung in beiden Richtungen möglich, so daß der Ausgangspunkt Speicherausgangssignalen in beiden Richtungen schnell folgen kann.

Weiterbildungen und spezielle Anwendungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung wird nachstehend an Ausführungsbeispielen anhand von Zeichnungen näher erläutert

F i g. 1 ist ein Blockschaltbild eines Teils eines Speichersystems, in welchem die Erfindung verkörpert ist;

F i g. 2 zeigt teilweise in Blockform und teilweise im Detail eine mit der Erfindung ausgestattete Treiberschaltung;

F i g. 3 zeigt den zeitlichen Verlauf von Signalen, die an verschiedenen Punkten der Schaltung nach Fig.2

Ό auftreten;

Fig.4 ist eine andere Ausführungsform einer erfindungsgemäß ausgestatteten Treiberschaltung.

In den verschiedenen Figuren sind gleiche Bauelemente jeweils mit gleichen Bezugszeichen versehen.

Als aktive Bauelemente bei der Realisierung der Erfindung werden vorzugsweise Isolierschicht-Feldeffekttransistoren, sogenannte IGFETs, verwendet Aus diesem Grund ist die Schaltung in den Figuren als eine mit solchen Transistoren bestückte Anordnung dargestellt und wird im folgenden auch so beschrieben. Es sei jedoch erwähnt, daß hiermit nicht ausgeschlossen werden soll, daß statt dessen auch andere geeignete Bauelemente verwendet werden können, und daher ist der Ausdruck »Transistor« in den Patentansprüchen, wenn er ohne näheren erläuternden Zusatz verwendet wird, im ganz allgemeinen Sinne zu verstehen.

In den Figuren sind Anreicherungs-IGFETs vom P-Leitungstyp mit dem Buchstaben P und einer nachgestellten Bezugszahl bezeichnet, während An-

^J0 reicherungs-IGFETs vom N-Leitungstyp mit dem Buchstaben N und einer nachgestellten Bezugszahl bezeichnet sind. Die Eigenschaften und das Verhalten von IGFETs sind allgemein bekannt und brauchen hier nicht im einzelnen beschrieben zu werden. Zum leichteren Verständnis der nachstehenden Beschreibung seien jedoch nachfolgend einige für die Erfindung wichtige Definitionen und Eigenschaften angegeben:

1. Jeder IGFET hat eine erste und eine zweite Elektrode, welche die Enden seiner Stromleitungsstrecke (Kanal) definieren, und eine Steuerelektrode (Gate), deren angelegtes Potential die Leitfähigkeit seiner Stromleitungsstrecke bestimmt. Die erste und die zweite Elektrode eines IGFET werden als Source- und Drainelektrode bezeichnet. Für einen IGFET vom P-Leitungstyp ist die Sourceelektrode diejenige der ersten und zweiten Elektrode, der das positivere (höhere) Potential angelegt ist. Bei einem IGFET vom N-Leitungstyp ist die Sourceelektrode diejenige, an der das weniger positive (niedrigere) Potential angelegt ist.

2. Die Leitfähigkeit tritt ein, wenn die angelegte Gate-Source-Spannung (Vcs) eine zjr Einschaltung des Transistors führende Richtung und einen Betrag größer als ein gegebener Wert hat, der als Schwellenspannung (Vi) des Transistors bezeichnet wird. Um einen Anreicherungs-IGFET vom P-Leitungstyp einzuschalten, muß sein Gatepotential (Vc) um mindestens das Maß der Schwellenspannung Vrnegativer sein als sein Sourcepotential (Vs). Um einen Anreicherungs-IGFET vom N-Leitungstyp einzuschalten, muß sein Vc um das Maß VVpositiver sein als sein Vs.

3. IGFETs sind »bidirektional«, d. h. wenn ein ¹^ Einschaltsignal an die Steuerelektrode gelegt wird, dann kann durch den zwischen der ersten und der zweiten Elektrode definierten Stromleitungsweg oder Kanal Strom in der einen oder in der

entgegengesetzten Richtung fließen, d. h. Source und Drain sind vertauschbar.

In der nachfolgenden Beschreibung wird ein Potential, das bei oder nahe dem Massepotential liegt, willkürlich als Logikzustand »0« oder »niedrig« bezeichnet, und jedes Potential, das bei oder nahe + Vdd oder + V Volt liegt, wird willkürlich als Logikzustand »1« oder »hoch« bezeichnet.

Die Fig. 1 zeigt einen Teil eines Speichersystems, in welchem eine Adressenleitung 201 mit einer Schaltung 203 verbunden ist, welche die Funktion eines Übergangsdetektors und eines Decodierers erfüllt. Die Schaltung 203 kann verschiedene Formen haben, zur Erläuterung der Erfindung reicht hier jedoch die Feststellung, daß immer wenn

a) das Speichersystem im Betriebszustand »lesen« ist und

b) eine bestimmte Speichermatrix (Chip) 200 ausgewählt worden ist,

jede Änderung des Signals auf der Adressenleitung 201 (von hoch auf niedrig oder von niedrig auf hoch), wie sie für den Zeitpunkt ίο im Signalverlauf A der Fig.3 dargestellt ist, zur Folge hat, daß auf der Leitung 11 ein erster Vorladeimpuls PP-I und auf der Leitung 13 ein zweiter Vorladeimpuls PP-2 erzeugt wird, wie sie mit den Wellenformen B und C in F i g. 3 dargestellt sind. Die Impulse PP-X und PP-2 werden innerhalb von 5 bis 10 Nanosekunden nach einem Signalübergang oder Wechsel des Adressensignals erzeugt. Die Impulse PP-X und PP-2, die ansonsten gemeinsam auftreten, könnten gleichzeitig erzeugt werden, jedoch sei zur Erleichterung der Darstellung angenommen, daß PP-X erzeugt wird (zu einem Zeitpunkt ii), bevor der Impuls PP-2 erzeugt wird (zu einem Zeitpunkt i2). In jedem Fall belegen beide Impulse PP-X und PP-2 gleichzeitig den Zeitraum zwischen h und f4, wie es in F i g. 3 dargestellt ist. (Im gezeigten Fall werden PP-X und PP-2 innerhalb des Blocks 203 erzeugt, jedoch kann die Schaltungsanordnung zur Erzeugung dieser Signale statt dessen auch Teil der Treiberschaltung 5 sein.)

Gleichzeitig mit der Erzeugung der Impulse PP-X und PP-2 decodiert der Decoderteil der Schaltung 203 die Information der Änderung des Adressensignals und erzeugt ein Aktivierungssignal, das an die zugehörige Wortleitung 205 gelegt wird. Die Wortleitung führt das Aktivierungssignal zur Gateelektrode eines »Durchgabe«-Transistors 207, der bewirkt, daß der Inhalt einer Speicherzelle 209 auf eine Bitleitung 211 »ausgelesen« wird. Ein mit der Biilcitur.g 211 verbundener Leseverstärker 213 verstärkt das auf dieser Leitung erscheinende Signal und erzeugt auf einer Leitung 15 ein Ausgangssignal, das mit DATA bezeichnet ist. Es sei angenommen, daß das auf die Adressenänderung hin erzeugte »neue« Signal DATA innerhalb von 30 bis 35 Nanosekunden nach dem Auftreten der Adressenänderung »gültig« ist (d. h. den Wert des ausgelesenen Datenbits hat), wie es die Wellenform D in F i g. 3 zeigt. Das heißt 30 bis 35 Nanosekunden ist die benötigte Zeitdauer, bis der Decoder festgestellt hat, welche Wortleitung ausgewählt worden ist, und bis anschließend das Datensignal auf der Leitung 15 erscheint Die Vorladeimpulse PP-X und PP-2 und das Datensignal DATA werden einer Ausgangs-Treiberschaltung 5 angelegt, deren Funktion darin besteht, an ihrem Ausgang so schnell wie möglich (innerhalb von 20 Nanosekunden oder weniger) nach dem Gültigwerden des Signals DATA ein Signal zu erzeugen, das dem Datensignal DATA entspricht.

Der in F i g. 2 im Detail dargestellte Treiber 5 enthält "> eine Ausgangsstufe 10, eine »vorausschauende« Vorladeschaitung 12 und eine Schaltung 14 zur Steuerung des Vorladepegels und des Datenflusses.

Die Stufe 10 enthält einen »aufwärtsziehenden« Transistor Pl, dessen Sourceelektrode mit einer "> Versorgungsklemme 20 und dessen Drainelektrode mit der Ausgangsklemme 22 verbunden ist und einen »abwärtsziehenden« Transistor N X, dessen Drainelektrode mit der Klemme 22 und dessen Sourceelektrode mit der Versorgungsklemme 24 verbunden ist. An die !■> Versorgungsklemme 24 wird Massepotential oder Null Volt gelegt, und an die Klemme 20 wird ein Potential Vdd Volt gelegt, das positiv gegenüber dem Massepotential ist. P1 und N X sind körperlich große Bauelemente mit der Fähigkeit, eine relativ große, an die Klemme 22 angeschlossene Last Q. zu treiben, von der als Beispiel angenommen sei, daß sie hauptsächlich kapazitiv mit einem Kapazitätswert von ungefähr 50 Picofarad ist.

Die Schaltung 12 setzt sich zusammen aus Transisto-'5 ren P2 und /V2, einem Inverter IX und einem impulsformenden Netzwerk, das aus einem NAND-Glied GX und einem Inverter /2 besteht. Die Drain-Source-Strecke von N 2 ist zwischen Gate und Drain des Transistors Pl geschaltet, und die Source-Drain-Strecke von P2 ist zwischen Gate und Drain von NX geschaltet. Der Ausgang des Inverters IX ist an die Gateelektrode von N 2 angeschlossen, und sein Eingang ist gemeinsam mit der Gateelektrode von P2 an einen Schaltungsknoten (1) angeschlossen, an den das Ausgangssignal (VX) des mit zwei Eingängen versehenen NAND-Gliedes G X gelegt wird. Der Impuls PP-I, der als ein »Vorausschausignal« wirkt, wird dem einen Eingang (1) des Gliedes GX und dem Eingang des Inverters /2 angelegt, dessen Ausgang auf den anderen Eingang (2) des Gliedes G X gegeben wird. Die Kombination von G 1 und /2 funktioniert als impulsformendes Netzwerk, wie nachstehend ausführlich beschrieben.

Der Inverter /2 ist derart asymmetrisch oder »schief«

4' eingestellt, daß sein Umschaltpunkt sehr nahe bei Vcc Volt (dem »hohen« Pegel) liegt Im Falle, daß /2 ein komplementärer Inverter ist (ähnlich aufgebaut wie /4 oder /5 in F i g. 2), geschieht dies dadurch, daß man den zwischen den Inverterausgang und Vdd geschalteten

so P-Transistor als wesentlich größeres Bauelement auslegt als den N-Transistor, der zwischen den Ir.verterausgang und Masse geschaltet ist, wobei beide Transistoren immer noch relativ kleine Bauelemente sind. Daher spricht /2 langsam auf positiv gehende Eingangssignale an, und somit ist sein Antwortsignal

(Übergang von hoch nach niedrig) auf positiv gehende Eingangssignale verzögert Wenn als PP-I von niedrig nach hoch geht, dann geht der eine Eingang (1) des Gliedes G X sofort hoch, und der andere Eingang (2) von

³⁽¹ G X bleibt hoch, bis das Ausgangssignal des Inverters /2 von hoch auf niedrig wechselt Daher wird, immer wenn PP-I einen positiven Sprung macht (wie in der Wellenform B der Fig.2 gezeigt), am Ausgang des Gliedes G X ein negativ gerichteter Impuls erzeugt, wie

¹^ es die Wellenform £ zeigt

Es sei nun gezeigt, daß immer wenn das Ausgangssignal VX des Gliedes GX negativ ausschlägt, der Ausgangspunkt 22 auf einen vorbestimmten Pegel

aufgeladen wird.

Das negativ ausschlagende Signal Vl wird direkt an die Gateelektrode von P2 gelegt, wodurch dieser Transistor eingeschaltet wird, und an den Eingang des Inverters /I, dessen positiv gehendes Ausgangssignal dann auf die Gateelektrode von N 2 gegeben wird, was diesen Transistor einschaltet.

Zur Vereinfachung der Beschreibung sei angenommen, daß für gleiche Werte von Vosdie Impedanz (Z_n ι) des Stromleitungsweges von N 2 gleich der Impedanz (ZpI) des Stromleitungsweges von P2 ist. Die Transistoren N2 und Pl bilden im eingeschalteten Zustand einen relativ niederohmigen Weg zwischen Gate und Drain von PX bzw. von A/l, wodurch diese Transistoren Pi und A/1 eingeschaltet werden.

Die Transistoren Pt und .Vl arbeiten, wenn ihre Gateelektroden über A/2 bzw. P2 mit der Ausgangsklemme 22 verbunden sind, als Verstärker in Sourceschaltung und treiben die Ausgangsspannung (Vo) auf Spannungswerte, die zwischen Vdd und Null Volt liegen. Der Pegel, auf den der Ausgang aufgeladen wird, ist eine Funktion der Impedanzen der Stromleitungswege von Pi, Nl, P2 und Λ/2 und des Zustandes der Inverter /4 und /5, die ebenfalls Steuersignale auf die Gateelektroden von P1 und N1 geben.

Der genaue Wert, auf den Vo aufgeladen wird, hängt davon ab, welche von drei möglichen Bedingungen erfüllt sind.

Bedingung 1:

P2 und /V2 sind eingeschaltet und die Transistoren N 4 und A/5 ebenfalls eingeschaltet. Diese Bedingung existiert z. B. dann, wenn das Signal DA TA niedrig ist und der Impuls PP-2 nicht angelegt ist. Die Λ/4 ein viel größeres Bauelement als A/5 ist, wird die Gateelektrode des Transistors Pi sehr nahe an Null Volt gehalten, wobei Λ/2 Strom von der Ausgangsklemme zur Drainelektrode von N 4 leitet. Unterdessen wirken P2 und A/5 als Spannungsteiler zwischen der Ausgangsklemme und Masse und erzeugen an ihrem Verbindungspunkt das Gatepotential von Nl. Daher ist die Gate-Source-Spannung Vas des Transistors Pl wesentlich größer als Vcs von Nl. Pi wird intensiver eingeschaltet als N1, und die Ausgangsspannung Vo wird, obwohl von Vdd weg nach unten gezogen, nicht über das ganze Maß bis V_DdI2 abwärts gezogen. Das Ausgangssignal für diese Bedingung ist mit der gestrichelten Linie I bei der Wellenform Fin F i g. 3 eingezeichnet

Bedingung 2:

Die Transistoren /v 2 und F2 sind eingeschaltet und die Transistoren P4 und PS sind eingeschaltet. Diese Bedingung existiert z. B. dann, wenn das Signal DATA hoch ist und PP-2 nicht angelegt ist. Da der Transistor P5 viel größer als P 4 ist, ist die dem Transistor Nl angelegte Einschaltspannung größer als die Einschaltspannung an Pl. Somit leitet Nt stärker als Pl. Daher bringt das Einschalten von Pt, obwohl es ein Ansteigen des Potentials von V₀ in Richtung auf den Wert V_Dd/2 bewirkt, dieses Potential nicht ganz bis auf diesen Wert Diese Bedingung ist mit der gestrichelten Linie II bei der Wellenform F der Fig.3 angedeutet

Bedingung 3:

P2 und N2 sind eingeschaltet, und P4 und A/5 sind ebenfalls eingeschaltet. Diese Bedingung existiert, wenn PP-2 vorhanden ist (d. h. in positive Richtung geht). Für diese Signalbedingung wird das Ausgangssignal auf V_O,V2 hin getrieben, wie es nachstehend näher erläutert wird.

Es sei angenommen, daß für gleiche Werte von Vcs die Impedanz Zp\ der Source-Drain-Strecke von Pl gleich der Impedanz Zn\ der Source-Drain-Strecke von ίο N 1 ist. In diesem Fall wirken die Transistoren PX und N1 so, daß die Ausgangsspannung (Vo) an der Klemme 22 auf VdoI2 getrieben wird.

Die Aufladung in Richtung auf Vdd/2 läßt sich am besten anhand eines Extrembeispiels erläutern. Hierzu > sei angenommen, daß Vo anfänglich bei Null Volt liegt und daß Pl und Λ/2 eingeschaltet sind. Infolge der unterschiedlichen Größen der Transistoren wird der Transistor Pl, dessen Sourceelektrode an V_DD angeschlossen ist und dessen Gateelektrode über N2 mit dem Potential Null Volt der Ausgangsspannung V₀ verbunden ist, eingeschaltet und zieht das Ausgangssignal nach oben (in Richtung auf Vdd), bis Vo genügend positiv ist, um auch den Transistor N1 einzuschalten. Bei eingeschaltetem Transistor N X steigt Vo weiter an, jedoch nur auf Vdd/2, da Zn\ und Zp\ mehr und mehr wie eine Spannungsteilerschaltung wirken. Die Anschlußart von A/2 (und P2) als Sourcefolger gewährleistet außerdem die anfängliche schnelle Einschaltung von A/2 und Pi mit einer allmählichen Abnahme der

w Leitfähigkeit. Am Anfang, wenn Vo bei Null Volt liegt, wird der Transistor A/2, dessen Gateelektrode das Potential Vdd vom Inverter /1 empfängt, intensiv eingeschaltet, während der Transistor Pl, dessen Gate- und Sourceelektrode auf Null Volt liegen, nicht leite!.

i~> Mit Ansteigen des Potentials von V₀ in Richtung auf Vdd jedoch leitet A/2 weniger und P2 mehr, während außerdem Strom von den Invertern /4 und /5 geliefert wird, bis ein Gleichgewichtszustand erreicht ist. Wenn also das Ar.sgangssignal vor dem Einschalten der Transistoren Pt und A/l auf Null Volt war, wird des nach oben in Richtung auf Vdd/2 gezogen, w ie es bei der Wellenform Fin Fig. 3 gezeigt ist. Wenn andererseits die Ausgangsspannung V₀ vor dem Einschalten der Transistoren P1 und N1 beim Wert Vdd lag, dann wird

J'· sie nach unten in Richtung auf V_DdI2 gezogen. Der Sourcefolgerbetrieb der Transistoren A/2 und P2 stellt sicher, daß, wenn vor dem Einschalten der Transistoren Pt und A/l ein »hohes« Signal vorhanden war, die Ausgangsspannung nach unten auf einen kontrollierten

in Wert nahe Vdd/2 entladen werden kann (für Z_n ι = Zp_x und Zn2 = ZpJ) und daß, wenn vor dem Einschalten von Pi und Ni ein »niedriges« Signal vorhanden war. die Ausgangsspannung V₀ auf einen Wert nahe V_DdI2 aufgeladen wird. (Der Wert auf den das Ausgangssignal vorgeladen wird, kann je nach der Konstruktion von P1 und A/l auch anders als nahe Vdd/2 sein. Zur Vereinfachung der Beschreibung ist jedoch der Spannungswert VW2 als Übergangspunkt für den Logikpegel am Ausgang gewählt)

Es ist also erkennbar, daß jedesmal, wenn eine Adressenänderung stattfindet ein vorausschauender Impuls PP-I erzeugt wird, der bewirkt, daß das Ausgangssignal der Schaltung 5 vor der Ankunft eines »neuen« Datensignals auf Spannungswerte nahe Vdd/2

ό5 aufgeladen wird. Die Folge ist ein schnelleres Ansprechen zum Weiterleiten der Signale DATA durch die Ausgangsschaltung.
Obwohl ein Vorladen des Ausgangs auf Pegel nahe

Vdd/2 gewöhnlich zu einem schnellen Ansprechen auf eine Datenpegeländerung führt, ist es zur Erzielung der Vorteile der Erfindung nicht notwendig, sehr dicht an diesen Pegel heranzukommen. Erstens ist es im Falle keiner Änderung des Datensignals vorteilhaft, daß der Ausgang dem »Zwischenpegel« Vqd/2 nicht zu nahekommt, sondern von diesem Pegel einen geeigneten Sicherheitsabstand behält.

Zweitens wird der dynamische Leistungsverbrauch für diejenigen Fälle reduziert, in denen sich die Ausgangsspannung nicht ändert oder das ausgeschaltete Bauelement nicht so stark eingeschaltet wird. Schließlich ist die zeitliche Abstimmung des Vorladeimpulses PP-X weniger kritisch, wenn die Einschaltimpedanz der vorgeladenen Transistoren N 2 und P 2 so bemessen ist, daß ein Datenänderungssignal auch dann noch durch die Inverter IA und /5 hindurch zur Änderung des Ausgangspegels laufen kann, wenn der Vorladeimpuls PP-X die Transistoren Λ/2 und P2 noch eingeschaltet hält. Eine Erhöhung der Geschwindigkeit im Endergebnis erhält man, solange der Ausgangspegel vom vorausschauenden Vorladeimpuls PP-i auf einen Zwischenpegel aufgeladen wird, auch wenn der zweite Vorladeimpuls PP-2 fehlt.

Die Schaltung 14 enthält einen ersten Signalsteuerweg 14a zum Anlegen eines von den Leitungen 13 und 15 abgeleiteten Signals an die Steuerelektrode des Transistors PX und einen zweiten Signalsteuerweg 146 zum Anlegen eines von den Leitungen 13 und 15 abgeleiteten Signals an die Steuerelektrode des Transistors Nl. Der Weg 14a enthält ein mit zwei Eingängen versehenes NOR-Glied G 2, dessen Ausgangssignal V2 dem Eingang des Inverters /4 angelegt wird, der wiederum sein Ausgangssignai (VA) an die Gateelektrode von PX legt Der Weg 146 enthält einen Inverter /3, dessen Ausgangssignal (V 13) einem Eingang eines mit zwei Eingängen versehenen NAND-Gliedes G 3 angelegt wird, welches sein Ausgangssignal (V3) an den Eingang des Inverters /5 weitergibt, dessen Ausgangssignal (VS) der Gateelektrode von N X angelegt wird.

Das Signal DA TA wird jeweils dem ersten Eingang (1) der Glieder C 2 und G 3 angelegt, während der auf der Leitung 13 vorhandene Impuls PP-2 dem zweiten Eingang (2) des Gliedes G 2 und dem Eingang des Inverters /3 angelegt wird.

Der Signalweg 14a ist vorzugsweise so ausgelegt, daß ein Signal, das den Transistor P1 einzuschalten bestrebt ist, sehr schnell über G 2 und /4 weitergegeben wird, während ein den Transistor PX ausschaltendes Signal langsamer übertragen wird. In ähnlicher Weise ist der Signalweg 146 vorzugsweise so ausgelegt, daß ein zur Einschaltung des Transistors N1 führendes Signal sehr schnell über die Glieder G 3 und /5 übertragen wird, während ein im Sinne einer Ausschaltung des Transistors N X wirkendes Signal langsamer weitergegeben wird.

Dies wird dadurch erreicht, daß der Umschaltpunkt der Glieder G 2, G 3, /4 und /5 versetzt wird (d. h. diese Glieder werden asymmetrisch oder »schief« eingestellt).

Die Inverter /4 und /5 sind Inverter in Komplementärbauweise, jeder von ihnen enthält einen IGFET vom P-Leitungstyp, dessen Stromleitungsstrecke in Reihe mit der Stromleitungsstrecke eines IGFET vom N-Leitungstyp zwischen Vdd und Masse geschaltet ist. Die Gateelektrode der beiden IGFETs sind gemeinsam an den lnvertereingang angeschlossen, und die Drainelektroden der beiden IGFETs sind gemeinsam an den Inverterausgang angeschlossen.

Die Form der Übertragungskennlinie und somit der Umschaltpunkt eines Inverters in Komplementärbauweise hängt unter anderem von den Kennlinien und

■> Impedanzen der die Inverter bildenden N- und P-Transistoren ab. Die Impedanz (Z) eines jeden Transistors ist ihrerseits eine Funktion des Verhältnisses von Länge (L) zu Breite (W) des Transistorkanals, d. h. Z=/" (UW). Der Umschaltpunkt der Inverter kann

in dann durch geeignete Wahl und Auslegung der Breiten/Längen-Verhältnisse (W/L-Werte) der die Inverter bildenden IGFETs eingestellt werden (dies setzt voraus, daß die anderen IG FET-Parameter, z. B. die Schwellenspannungen, die Dicke der Oxidschicht, die

ι ^r> Dotierungsstärken, usw. die gleichen sind).

Indem man PA kleiner macht als NA, wird der Schaltpunkt von /4 nahe an Masse gelegt (jedoch oberhalb der Schwellenspannung VY von NA). Somit bewirkt ein positives Signal am Eingang von /4, daß VA

2«) schnell niedrig wird, während ein Signal, das mit der gleichen Steigung in negative Richtung geht (von Vdd nach Masse) eine längere Zeit zur Erreichung des Schaltpunktes benötigt Sobald der Schaltpunkt erreicht ist, braucht der Transistor PA wegen seiner Auslegung

:> als kleines Bauelement (d.h. hohe Impedanz) für die Aufladung der Kapazität an seinem Ausgang auch länger als der Transistor NA (ein viel größeres Bauelement) benötigt, um diese Kapazität auf Masse zu entladen. Somit steigt VA in Richtung auf den hohen

in Pegel relativ langsam an (im Vergleich zum schnelleren Abfallen in Richtung auf den niedrigen Pegel).

Im Inverter / 5 ist der Transistor P5 vorzugsweise ein größeres Bauelement als der Transistor NS. Hierdurch wird der Schaltpunkt von /5 näher an Vdd gelegt, so daß

i'i V5 schnell auf den hohen Pegel und langsam auf den niedrigen Pegel geht, analog zu dem vorstehend beschriebenen Verhalten des Inverters IA.

Das . Verknüpfungsglied G 2 sei ein mit zwei Eingängen versehenes NOR-Glied in Komplementär-

-«> bauweise, das zwei P-Transistoren in Reihe zwischen Vdd und der Ausgangsklemme des Gliedes enthält und zwei N-Transistoren aufweist die parallel zwischen den Ausgang des Gliedes und Masse geschaltet sind. Die P-Transistoren des Gliedes G2 sind, wie in Fig.2

« eingetragen, größer als die N-Transistoren dieses Gliedes. Somit ist der Schaltpunkt von G 2 nahe bei Vdd. so daß das Ausgangssignal V2 dieses Gliedes schnell auf hohen und langsam auf niedrigen Pegel geht.

Das Glied G 3 sei ein mit zwei Eingängen versehenes NAND-Glied in Komplementärbauweise, das zwei P-Transistoren parallel zwischen Vdd und dem Ausgang und zwei N-Transistoren in Reihe zwischen dem Ausgang und Masse enthält Die N-Transistoren des Gliedes G 3 sind, wie in F i g. 2 angegeben, größer als die P-Transistoren dieses Gliedes. Somit liegt der Schaltpunkt von G3 nahe dem Massepotential, so daß das Ausgangssignai dieses Gliedes V3 schnell auf niedrigen und langsam auf hohen Pegel geht
Wegen der asymmetrischen Signalwege durch die

«> Blöcke 14a und 146 in Fig.2 ist es möglich, einen zweiten Vorladeimpuls PP-2 anzulegen, um die »langsame« Richtung der Signalweitergabe zu verbessern und die Ausgangsantwort bei Datenänderungen weiter zu verbessern. Diese Methode ist besonders wirksam,

ή⁵ wenn der Zeitpunkt des Ankommens eines neuen Datensignals mit Genauigkeit bekannt ist wie in einem verriegelten Datenübertragungssystem. Andererseits bildet die Schaltung nach Fig.4 (beruhend auf dem

Anlegen des Vorladeimpulses PP-I an die Stufen /4 und /5) eine vorteilhafte Lösung, wenn PP-X den Datenimpuls überlappt, und gestattet dennoch eine Durchgabe von Daten, auch wenn PP-I wirksam und bestrebt ist, Eingang und Ausgang von /4 und /5 auf einem Zwischenpegel zu halten. Die Arbeitsweise dieser CPP-2)-ßeschleunigungsschaltung sei nun für den Fall erläutert, daß sich PP-2 in positiver Richtung zu einem Zeitpunkt h ändert, kurz nachdem PP-I (zum Zeitpunkt fi) einen positiv gerichteten Ausschlag gemacht hat. Diese Situation ist mit den Wellenformen C und B in F i g. 3 dargestellt.

Es sei daran erinnert, daß nach dem Hochwerden von PP-I das Signal Kl niedrig wurde, N 2 und P 2 eingeschaltet wurden (und bleiben) und Ni und PX ebenfalls eingeschaltet wurden, um die Ausgangsspannung Vo auf einen geeigneten Zwischenwert näher an Vdd/2 zu bringen.

Wenn PP-2 in positive Richtung geht, dann wird der Ausgang des NOR-Gliedes G 2 in Richtung auf den niedrigen Pegel getrieben, wie es die Wellenform G für die Zeitspanne f2 — h zeigt, und der Ausgang von /4 wird in Richtung auf den hohen Pegel getrieben. Wie erläutert, wird jedoch P4 langsam eingeschaltet, und V4 nähert sich dem Wert Vdd langsam (vgl. die Wellenform / nach dem Zeitpunkt r₃). Dies stellt sicher, daß Pl in der Lage ist, die Ausgangsspannung V₀ in Richtung auf Vdd/2 zu heben, bevor der Einfluß von P4 gefühlt wird.

Gleichzeitig (d. h. mit dem Positivanstieg von PP-2) wird das Ausgangssignal von /3 niedrig, wodurch V 3 langsam ansteigt (vgl. die Wellenform H für die Zeitspanne f2 — fc) und der Transistor Λ/5 wie oben beschrieben langsam eingeschaltet wird. Dies stellt sicher, daß JV1 in der Lage ist, die Ausgangsspannung Vo in Richtung auf Vdd/2 zu senken, bevor der Einfluß von Λ/5 gefühlt wird.

Das Einschalten von P4 bewirkt, daß V4 und damit die Spannung (Vcpt) an der Gateelektrode von P1 über Vdd/2 hinaus ansteigen, während das Einschalten von N5 bewirkt, daß V5 und somit die Spannung (Vcn\) an der Gateelektrode von NX unter Vpp/2 absinkt. Damit wird die Leitfähigkeit durch P X und N X vermindert. Es sei jedoch daran gedacht, daß Pl und NX die Ausgangsspannung Vo bereits auf oder nahe an Vdd/2 aufgeladen haben. Außerdem wird, obwohl das Einschalten von P4 und Λ/5 die Leitfähigkeit von Pl und N X vermindern, die Steuerung der Ausgangsspannung Vo in Richtung auf Vdd/2 weiter aufrechterhalten.

Bei eingeschalteten Transistoren P 4 und N 5 ist ein leitender Weg zwischen Vdd und Masse gebildet, der über die Stromleitungsstrecken der Transistoren P4, Λ/2, P2 und N5 geht Die Stromleitungsstrecke von P4 bildet eine Impedanz zwischen Vdd und der Gateelektrode von Pl. Die Stromleitungsstrecke von N 2 bildet eine Impedanz zwischen der Gateelektrode von P1 und dem Ausgang 22. Die Stromleitungsstrecke von P 2 bildet eine Impedanz zwischen dem Ausgang 22 und der Gateelektrode von Ni, und die Stromleitungsstrecke von N5 bildet eine Impedanz zwischen der Gateelektrode von N1 und Masse.

Es sei angenommen, daß die Transistoren P 4, TV 5, P 2 und N2 in ihrer relativen Größe zueinander so bemessen sind, daß im Falle der Einschaltung aller vier Transistoren die Impedanz (Zp*) der Stromleitungsstrecke von PA ungefähr gleich der impedanz (Z_Ni) der Stromleitungsstrecke von N5 ist und daß diese Impedanzen wesentlich größer als die Impedanz Zn 2

sind, die ihrerseits ungefähr gleich Z_P2 sei.

Da Zp4 und Zvs relativ hohe Impedanzen sind, bildet der über P4, N 2, P2 und Λ/5 gehende Stromleitungsweg einen hochohmigen Weg mit niedriger Verlustleistung. Da die Impedanz von Z/m plus Zsi ungefähr gleich Z/>2 plus Z/vs ist, wird die Ausgangsspannung V₀ weiterhin auf Voo/2 hingetrieben oder dort gehalten. Während Vo in Richtung auf Vdd/2 geht, wird außerdem durch einfache Spannungsteilerwirkung die Größe V4, welche die an die Gateelektrode von Pl gelegte Spannung (Vcp\) ist, auf einen Wert etwas oberhalb VddI2 getrieben (oder dort gehalten), und die Spannung V5, welche die an die Gateelektrode von N1 gelegte Spannung (Vgn\) ist, wird auf einen Wert etwas unterhalb Voo/2 getrieben (oder dort gehalten), wie es nach dem Zeitpunkt h in den Wellenformen F, / und J der F i g. 3 gezeigt ist.

Die Transistoren Pl und N X werden also, wenn PP-I zum Zeitpunkt f_t hoch wird, eingeschaltet und treiben die Ausgangsspannung V₀ schnell nach Vdd/2. Wenn dann anschließend zum Zeitpunkt h das Signal PP-2 hoch geht, dann werden /4 und /5 in eine Richtung ausgesteuert, bei welcher sie die Leitwerte in den Transistoren Pl und NX vermindern, während gleichzeitig sichergestellt wird, daß sich die Ausgangsspannung V₀ ständig auf Vdd/2 hin bewegt, wobei die Gateelektroden von Pl und NX auf Potentialen nahe Vdd/2 gehalten werden.

Durch Verminderung der Leitfähigkeit von Pl und NX ist es leichter, das ungewählte Bauelement auszuschalten, wenn das Datensignal angelegt wird. In ähnlicher Weise ist es durch Halten des Potentials bei Vcp\ etwas oberhalb Vdd/2 leichter, es schnell aus- oder einzuschalten. Ebenso ist es durch Halten des Potentials Vgni unterhalb Vdd/2 leichter, es schnell aus- oder einzuschalten.

Nachfolgend sei untersucht, wie sich die Schaltung verhält, wenn das Signal DATA »gültig« wird (zum Zeitpunkt £4).

Es sei angenommen, daß, wenn DA TA gültig wird und »hoch« geht, das Signal Vl auf hohen Pegel geht (oder gerade gegangen ist) und das Signal PP-2 auf niedrigen Pegel geht (oder gerade gegangen ist). Wenn Vl hoch wird, werden P2 und A/2 ausgeschaltet. Infolge von Knotenkapazitäten bleiben kurz vor dem Hochwerden des Signals DATA die Spannungen an den verschiedenen Knotenpunkten auf denjenigen Werten, die vorstehend beschrieben wurden und in F i g. 3 für den Zeitpunkt U dargestellt sind.

Der hohe Pegel des Signals DATA veranlaßt das Ausgangssignal des Gliedes G 3, das infolge seiner asymmetrischen Einstellung auf positiv gehende Signale schnell anspricht, sehr rasch auf niedrigen Pegel zu wechseln. Der Inverter /5, der auf negativ gehende Signale schnell anspricht, schaltet sehr rasch um, wobei der Transistor P5 sehr stark eingeschaltet wird und dabei die Spannung Vgn\, die vorher etwas unterhalb Vdd/2 lag, in Richtung auf Vdd treibt Gleichzeitig wird Pl ausgeschaltet weil Vcp\ durch den Transistor P4 in Richtung auf V_Dd getrieben wird. Somit kann der stark eingeschaltete Transistor N1 die Ausgangsklemme 22 schnell nach Masse entladen.

Bei hohem Pegel des Signals DATA bleibt der Ausgang des Gliedes G 2 niedrig (wie im Falle als PP-2 vorhanden war), und der Ausgang des Inverters /4 bleibt hoch. Es sei angemerkt, daß es hier keine Verzögerung gibt weil kein Eiemeni zu schalten braucht Bei ausgeschaltetem Transistor Nl fährt F 4

damit fort, die Gateelektrode des Transistors Pl (die vorher geringfügig oberhalb V_DCJ2 lag) in Richtung auf Vdd aufzuladen und damit den Transistor schnell auszuschalten.

Die das Vorladen des Ausgangs 22 bewirkenden '. Transistoren Nl, P2 und Pl, Λ/2, ferner die das Vorladen der Gateelektroden von Pl und Nl bewirkenden Transistoren P4 und N 5 sowie die asymmetrisch oder »schief« eingestellten Signalwege sorgen also dafür, daß das Datensignal sehr schnell durch die Schaltung weitergegeben wird und daß schnell ein stabiles Ausgangssignal erzeugt wird. Die Geschwindigkeit, mit der die Ausgangsspannung V₀ in den stabilen Zustand gesteuert wird, ist in der Wellenform F im Vergleich zu einer herkömmlichen Schaltungsanordnung veranschaulicht, die den Ausgang und/oder innere Knotenpunkte der Schaltung nicht vorlädt und/oder die keine asymmetrisch eingestellten Signalübertragungswege enthält.

Die Arbeitsweise der Schaltung für den Fall, daß das neue Signal DATA niedrig ist, entspricht dem Spiegelbild oder Komplement dessen was vorstehend erläutert wurde. Bei niedrigem Signal DATA und niedrigem Signal PP-2 wird V2 hoch und V 4 niedrig. Da G 2 und /4 auf diese Übergänge schnell ansprechen und da V_C/>i und V_d auf die weiter oben erwähnten Werte aufgeladen sind, wird Pl sehr schnell eingeschaltet und treibt die Ausgangsspannung V₀ auf V_pp Volt. Gleichzeitig bleibt bei niedrigem Signal DATA das Signal V3 hoch, und bei ausgeschaltetem Transistor P 2 ω zieht der Transistor NS die Gateelektrode des Transistors N1 rasch und leicht nach Massepotential, wodurch N1 schnell ausgeschaltet wird und somit der Transistor Pl die Ausgangsspannung V₀ schnell auf V₀₀ ziehen kann, ohne unnötig Leistung zu verbrauchen.

Im stationären Zustand, wenn PP-2 niedrig und Vl niedrig ist, dann bestimmt der Wert des Signals DATA auf der Leitung 15, ob Pl oder NX eingeschaltet wird. Hiermit werden zwei binäre Ausgangszustände der Schaltung 5 definiert.

Wenn PP-2 hoch ist oder immer wenn ein positives Signal an die Leitung 13 gelegt wird, und wenn Vl niedrig ist, werden die Transistoren Pl und NX unabhängig vom Wert des an der Leitung 15 liegenden Signals ausgeschaltet. Dies definiert einen dritten Zustand, bei welchem der Ausgang in Wirklichkeit »schwimmend« ist, weil er nicht eng mit irgendeinem Potentialpunkt gekoppelt ist und praktisch jeden Wert zwischen 0 und Vdd Volt annehmen kann.

Immer wenn schließlich das Signal auf der Leitung ' 1 vom niedrigen in den hohen Zustand übergeht, werden P2 und N2 eingeschaltet, und der Ausgang 22 wird auf einen Pegel zwischen Vpjjund Null Volt aufgeladen (ob nun PP-2 hoch oder niedrig ist). Dies definiert einen vierten Zustand am Ausgang. Die vorausschauende Vorladeschaltung 12 kann also als eine Schaltung angesehen werden, um vorübergehend sowohl den aufwärtsziehenden Transistor CPl) als auch den abwärtsziehenden Transistor (NX) einer zu drei Zuständen fähigen Schaltung (»ternäre« Schaltung) einzuschalten und damit den Ausgang dieser Ternärschaltung auf einen Spannungspegel zu bringen, der zwischen der hohen und der niedrigen Spannung liegt, auf die der Ausgang beim Vorhandensein eines Datensignals angetrieben wird.

Die in der Fig.2 dargestellte Schaltung oder ihre gemäß F i g. 4 modifizierte Form können so betrieben werden, daß der Ausgang auf einen Pegel nahe der Mitte geladen wird. Dies ist eine bevorzugte Betriebsweise der Schaltung für den Fall, daß es genau bekannt ist, wann das Signal DATA gegenüber dem Erzeugungszeitpunkt der Vorladeimpulse an die Schaltung gelegt wird.

Wenn jedoch der exakte Zeitpunkt des Anlegens des Signals DATA nicht bekannt ist, kann es besser sein, ohne einen Impuls PP-2 oder mit einem sehr kurzen Impuls PP-2 zu arbeiten. Der Impuls PP-I würde immer noch eine gev isse Vorladung des Ausgangspotentials und der Gatepotentiale von P1 und N X bewirken. Diese Vorladung hätte zwar nicht das gleiche Maß wie im Falle eines vorhandenen Impulses PP-2, jedoch würden sich die Vorteile der Erfindung immer noch bemerkbar machen. Das Maß, auf welches der Ausgang und die Gateelektroden von Pl und NX aufgeladen werden wurden, hängt dann zum wesentlichen Teil davon ab, wie das Verhältnis der Impedanzen von N 2 und P 2 zueinander und zu den Impedanzen der Transistoren in /4 und /5 ist. Natürlich könnte man diese Impedanzen ändern, um den gewünschten Bereich von Vorladepegeln einzustellen.

Die Schaltung nach Fig.2 kann gemäß der Fig.4 abgewandelt werden. Bei der Abwandlung nach F i g. 4 ist die Stromleitungsstrecke eines Transistors P41 zwischen den Eingang und den Ausgang des Inverters /4 geschaltet, und die Stromleitungsstrecke eines Transistors A/51 ist zwischen den Eingang und den Ausgang des Inverters /5 geschaltet. Die Gateelektrode von P41 ist mit dem Ausgang des Gliedes Gi verbunden, und die Gateelektrode von Λ/51 ist mit dem Ausgang von /1 verbunden. Daher werden, immer wenn Vl niedrig wird, die Transistoren P41 und Λ/51 eingeschaltet und die Inverter /4 und /5 i.i Richtung auf ihren Umschaltpunkt gesteuert, so daß ihre Antwort auf ein nach der Konditionierung der Schaltung kommendes Signal DATA extrem schnell erfolgt.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Vorladeschaltung zur Verringerung der Ansprechzeit einer Treiberschaltung auf ein binäres Dateneingangssignal, bei der die Treiberschaltung zwischen einem ersten bzw. zweiten Betriebsspannungsanschluß und einem Ausgangspunkt die Leitungsstrecke eines ersten bzw. zweiten Transistors enthält, mit einer Steuerschaltung zum Einschalten des einen und Sperren des anderen der beiden Transistoren bei einem Wert sowie Sperren des einen und Einschalten des anderen der beiden Transistoren bei einem anderen Wert des Dateneingangssignals, bei welcher die Vorladeschaltung auf ein die Zuführung eines neuen Dateneingangssignals ankündigendes Steuersignal hin den Leitungszustand der LeitungEStrecken der beiden Transisioren im Sinne einer Vorladung des Ausgangspunktes ansteuert, dadurch gekennzeichnet, daß die Vorladeschaltung (12) eine mit den Steuerelektroden der beiden Transistoren (Pi, N\) gekoppelte, normalerweise gesperrte Vorimpulsschaltung (N₂, P₂, I) enthält, welche bei Zuführung des Steuersignals (PP'X) zur Ladung des Ausgangspunktes (22) auf einen zwischen den beiden Betriebsspannungen liegenden Wert beide Transistoren kurzzeitig in den Leitungszustand steuert.

2. Vorladeschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung zwei zwischen einen Signaleingang (13, 15) und die Steuerelektroden des ersten bzw. zweiten Transistors (P\ bzw. /Vi) gekoppelte Signalübertragungswege (14a bzw. 14ό) enthält, und daß die Vorimpulsschaltung einen dritten, mit seiner Leitungsstrecke zwischen die Steuerelektrode des ersten Transistors (P\) und den Ausgangspunkt (22) gekoppelten Transistor (N₂) und einen vierten, mit seiner Leitungsstrecke zwischen die Steuerelektrode des zweiten Transistors (N\) und den Ausgangspunkt (22) gekoppelten Transistor (P2) enthält.

3. Vorladeschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Vorimpulsschaltung eine Impulsformerschaltung (Gi, Ai) enthält, der das Steuersignal (PP 1) über eine Signaleingangsklemme (11) zugeführt wird und deren Ausgang mit den Steuerelektroden des dritten und des vierten Transistors (N₂, Pi) zu deren Einschaltung bzw. Sperrung aufgrund des Steuersignals verbunden ist.

4. Vorladeschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der erste Signalübertragungsweg (14a,) einen ersten Inverter (U) enthält, dessen Eingang mit dem Signaleingang (13, 15) und dessen Ausgang mit der Steuerelektrode des ersten Transistors (P\) gekoppelt ist, daß der zweite Signalübertragungsweg(146,)einen zweiten Inverter (k) enthält, dessen Eingang mit dem Signaleingang und dessen Ausgang mit der Steuerelektrode des zweiten Transistors (N\) gekoppelt ist, und daß die beiden Inverter mi» derart unsymmetrischen Umschaltpunkten ausgebildet sind, daß bei Anlegung eines Signals an ihre Eingänge der erste und der zweite Transistor (P], N\) relativ schnell eingeschaltet und relativ langsam gesperrt werden.

5. Vorladeschaltung nach Anspruch 4, dadurch gekennzeichnet, daß der erste und der vierte Transistor (P\, P₂) von einem ersten Leitungstyp (p-leitend) und der zweite und der dritte Transistor (Nu N₂) vom entgegengesetzten Leitungstyp (n-lei-

Mti

tend) sind, daß der erste und der zweite Inverter (U, Is) komplementär ausgebildete Inverter sind und jeweils einen Transistor (P<, P₅) des ersten Leitungstyps und einen anderen Transistor (Na, Ns) des entgegengesetzten Leitungstyps aufweisen, und daß der eine Transistor (P4) des ersten Inverters (U) kleiner ist und eine beträchtlich größere Impedanz hat als dessen anderer Transistor (N4), während der eine Transistor (Ps) des zweiten Inverters (k) größer ist und eine wesentlich geringere Impedanz hat als der andere Transistor (Ns) dieses Inverters.

6. Vorladeschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Signaleingang (13, 15) für die Zuführung des Dateneingangssignals (DATA) und eines zweiten Steuersignals (PPI) ausgelegt ist, daß der erste bzw. zweite Signalübertragungsweg (14a, \$b) ein erstes bzw. zweites Verknüpfungsglied (G₂ bzw. G₃) enthält, deren Eingängen das Dateneingangssignal und das zweite Steuersignal zugeführt werden und die bei einem ersten (hohen) Wert des zweiten Steuersignals dem ersten und zweiten Inverter (U, h) Signale mit zueinander komplementären Werten und von dem Dateneingangssignal unabhängiger Richtung zuführen, dagegen beim anderen (niedrigen Wert des Steuersignals) den beiden Invertern (U, h) Signale zuführen, deren Wert (beide hoch oder niedrig) dem Werrdes Dateneingangssignals entspricht.

7. Vorladeschaltung nach Anspruch 1 für die Treiberschaltung eines Speichersystems, bei dem das der Steuerschaltung für die Treiberschaltung zugeführte binäre Dateneingangssignal (DATA)während eines Auslesezyklus mit einem Wert ermittelt wird, der dem Zustand einer unter Steuerung durch einen Decoder aus einer Speicheranordnung ausgewählten Speicherzelle entspricht, dadurch gekennzeichnet, daß das Steuersignal für die Vorimpulsschaltung (N₂, P₂,I) von dem Decoder (203) auf die Zuführung jeder neuen Speicheradresse hin vor der Ermittlung des Dateneingangssignals (DATA) aus der betreffenden Speicherzelle erzeugt wird derart, daß der Ausgangspunkt (22) der Treiberschaltung (10) vor Lieferung des Dateneingangssignals an die Steuerschaltung (14a, \4b) auf den Wert zwischen den Betriebsspannungen gebracht wird.