DE2932018C2

DE2932018C2 - Leseverstärker

Info

Publication number: DE2932018C2
Application number: DE2932018A
Authority: DE
Inventors: Roger Green Somerset N.J. Stewart
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1978-08-07
Filing date: 1979-08-07
Publication date: 1982-11-11
Also published as: JPS5538698A; FR2433261A1; IT7924607A0; IT1122303B; JPS5757792B2; GB2028045B; FR2433261B1; DE2932018A1; US4239994A; GB2028045A

Description

Die Erfindung bezieht sich auf einen Leseverstärker gemäß dem Oberbegriff des Anspruchs 1.

Beim Entwurf großer Speicheranordnungen strebt man bekanntlich die Anordnung einer maximalen Anzahl von Speicherzellen auf einem Chip an, d. h. eine möglichst hohe Packungsdichte. Dazu muß die Anzahl der Bauelemente pro Speicherzelle klein sein. Außerdem muß die Anzahl der Zugriffsleitungen zu den Zellen so klein wie möglich gehalten werden. Eine bekannte statische Speicherzelle, die diese allgemeinen Anforderungen erfüllt, weist fünf Transistoren pro Zelle auf. Vier der fünf Transistoren sind so verbunden, daß sie ein Flip-Flop bilden. Der fünfte Transistor, der hier als Auswahltransistor bezeichnet wird, funktioniert als Übertragung'.gatter. Er ist zwischen einen einzigen Eingangs- und Aufgangs(£Z4/·Punkt des Flip-Flops und eine E/A- oder Bit-Leitung geschaltet und wird verwendet, um sowohl zu bestimmten Zeiten den Zustand der Zelle zu lesen als auch zu anderen vorgewählten Zeiten Informationen in die Zelle zu schreiben. Diese Speicherzelle hat viele Vorteile, doch sind mit ihr auch einige Probleme verbunden.

Wenn ein einziger Auswahltransistor zum Lesen der Information von dem EM-Punkt des Flip-Flops auf die Bit-Leitung verwendet wird, kann der Auswahltransistor je nach dem Binärwert der gespeicherten Information in Emitterschaltung, also mit geringer Ausgangsimpedanz, oder aber im (Source· oder EmiUer-)Folgerbetrieb arbeiten, bei dem der Transistor eine relativ hohe Ausgangsimpedanz darstellt und deshalb u. a. bei hoher Lesegeschwindigkeit keinen sicheren Lesebetrieb zuläßt. Bei der Folger-Betriebsweise besteht nämlich ein Spannungssprung (W oder VW zwischen der Steuerelektrode (Gate- oder Basiselektrode) des Transistors und einem Ende seines

Leitungspfades (Source oder Emitter). Derselbe Sprung erscheint an dem Leitungspfad des Transistors. Als Ergebnis wird während des 11 sebetnebs das dem einen binären Zustand eri!sp--e<.hc-r.c]e Potential nicht völlig auf die Bit-Leitung gekoppelt. Es wird daher schwierig, wenn nicht unmöglich, diesen binären Zustand unter allen Verhältnissen zu lesen. Im folgenden wird beispielsweise vorausgesetzt, daß es sich bei dem Auswahltransistor um einen Isolierschicht-Feldeffekttransistor (IGFET) vom N-Leitfähigkeitstyp handelt. Wenn ein Signal »Η« an dem E/A-Punkt des Flip-Flops liegt und ein dem Signal »H« ähnliches Signal, beispielsweise Vdd Volt, an die Gateelektrode des Auswahltransistors angelegt wird, wird der Wert des von der Drainelektrode (E/A-Punkt) an die Sourceelektrode (Bit-Leitung) des Transistors gekoppelten Signals um wenigstens den Wert der Einsatzspannung W des Transistors verändert bzw. versetzt. Dies bedeutet, daß der maximale Wert des an die Bit-Leitung gelegten Potentials Vdd- VVbeträgt. Wenn V_DD einen Wert des unteren Teils seines Bereiches von 2,5 Volt bis 15 Volt annimmt, und wenn W 1 oder 2 Volt beträgt, kann der Spannungssprung am Auswahitransistor verhindern, daß der in der Zelle gespeicherte Zustand »in« an die Bit-Leitung gelegt werden kann. Das bedeutet, daß der Auswahltransistor keine für den Stromfluß von der Zelle zur Bit-Leitung ausreichend niedrige Impedanz darstellt. Für den anderen binären Zustand leitet der Auswahltransistor dagegen im Source-Schaltungs-Betrieb, bei dem er die Bit-Leitungen problemlos auf den anderen binären Zustand legt .

Das Problem des Auslesens wird bei großen Speicheranordnungen mit einer hohen Dichte, bei denen die Ansteueningsmöglichkeit der Speicherzellen vermindert ist, während die Bit-Leitungskapazität vergrößert wird, weiter erschwert. Dies steht in Widerspruch zu dem Bedürfnis, die Inhalte der Zellen schnell und zuverlässig lesen zu können. .

Aus der DE-OS 22 64 985 ist eine Regenerierschaltung für Binärsignale nach Art eines getasteten Flip-Flops mit invertierenden Verstärkerstufen bekannt, die durch einen gesonderten Inverter in die Nähe des labilen oder Kipp-Punktes des Flip-Flops einstellbar sind, wodurch Unsymmetrien durch Fertigurigstoleranzen der verwendeten Transistoren berücksichtigt werden sollen und die Ansprechgeschwindigkeit erhöht werden kann.

Der Erfindung liegt die Aufgabe zugrunde, einen Leseverstärker gemäß dem Oberbegriff des Anspruchs 1 anzugeben, der ohne Ven ingerung der Lesegeschwindigkeit einen zuverlässigeren Lesebetrieb gev/ährleistet als bisher, und zwar insbesondere dann, wenn er als Eingangssignal eine binäre Information empfängt, der beim einen Binärwert ein relativ großer Strom, beim anderen Binärwert dagegen kein Strom oder allenfalls ein sehr kleiner Strom entspricht.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs I gelöst.

Der hier beschriebene Lesevers'ärker wird vor dem Lesen einer Information auf einen Spannungspegel vorgeladen, der relativ zu dem Übergangspunkt entsprechend dem Spannungspegel versetzt ist, über bzw. unter dem der Verstärker das eine bzw. das andere binäre Signal liest. Dies ist vor allem bei einer Speicheranordnung von Vorteil, deren Zellen relativ große Ströme beim Speichern eines ersten binären Zustande und einen sehr viel kleineren Strom, wenn überhaupt einen Strom beim Speichern des zweiten binären Zustands führen können. Beispielsweise kann der Leseverstärker verwendet werden, um das Ausgangssignal einer Flip-Flop-Speicherzelle zu lesen, deren Inhalt an den Leseverstärker über einen einzigen Auswahltransistor angelegt wird, der in Emitter- oder Source-Schaltung für den ersten binären Zustand und im Emitter- oder Source-Folgerbetrieb für den zweiten binären Zustand arbeitet. Wenn der Eingang des Leseverstärkers zu der Seite des Obergangspunktes für ίο den zweiten binären Zustand hin um einen kleinen Betrag versetzt ist, kann der zweite binäre Zustand am Eingang und am Ausgang des Leseverstärkers ebenso zuverlässig wie schnell herbeigeführt werden.

Im folgenden werden Ausführungsbeispiele der Erfindung im Zusammenhang mit den Figuren erläutert. Es zeigt

F i g. 1 in schematischer Darstellung einen Teil eines Blockschaltbildes eines erfindungsgemäßen Kreises und

F i g. 2 ein vereinfachtes, idealisiertes Ersatzschaltbild des erfindungsgemäßen Leseverstärkers während des Vorladens.

In der Fig. 1 sind Feldeffekttranr' ;.oren mit einem

isolierten Gate (IGFET) vom Anreicherungstyp und vom P-Leitfähigkeitstyp durch den Buchstaben P gekennzeichnet, dem ein besonderes Bezugszeichen folgt. Feldeffekttransistoren vom Anreicherungstyp und vom N-! eitfähigkeitstyp sind durch den Buchstaben N gekennzeichnet, auf den ein besonderes Bezugszeichen folgt. (Aus diesem Grunde ist die Schaltung der Fi g. 1

so so dargestellt, daß zu ihrer Verwirklichung IGFET-Transistoren verwendet sind, die später noch im einzelnen beschrieben werden. Im Zusammenhang mit der vorliegenden Erfindung können aber auch andere geeignete Vorrichtungen verwendet werden. Es wird daher im folgenden der Ausdruck »Transistor« in einem allgemeinen Sinne verwendet.)

Die Charakteristiken von IGFET-Transistoren sind bekannt und müssen nicht im einzelnen erläutert werden. Für ein besseres Verständnis der folgenden Beschreibung werden jedoch die folgend°n Definitionen und Charakteristiken, die im Zusammenhang mit der Erfindung von Bedeutung sind, gegeben:

!. Jeder IGFET weist eine erste und eine /weite Elektrode, die die Enden des Leitungspfades bestimmen, auf. Außerdem weist jeder IGFET eine Steuerelektrode (Gate) auf, wobei die Leitfähigkeit des Leitungspfades durch das an die Steuerelektrode angelegte Potential bestimmt wird. Die erste bzw. zweite Elektrode eines IGFET wird als Source- bzw. Drainelektrode bezeichnet. Bei einem IGFFT vom P-Leitfähigkeitstyp wird die Sourceelcktrode als die Elektrode von der ersten und der zweiten Elektrode bestimmt, an die das positivere C'ie- das weniger negative (höhere) Potential angelegt ist. Bei einem IGFET vom N-Typ handelt es sich bei der Sourceelektrode um die Elektrode der ersten und der zweiten Elektrode, an die das weniger positive oder das negativere (tiefere) Potential angelegt ist.

2. Der Transistor beginnt zu leiten, wenn das angelegte Gate-Source-Potential (V_(js)so gerichtet ist, daß es den Transistor einschaltet und betüglich der Größe größer als ein vorgegebener Wert ist, der als die Einsatzspannung (Vr) des Transistors bestimmt ist. Um einen Transistor vom P-Typ einzuschalten, muß seine Gate-Spannung (Vo) wenigstens um den Betrag Vt negativer sein als

seine Source-Spannung (Vs). Um einen Transistor von N-Typ einzuschalten, muß seihe Spannung Vc um den Wert Vr positiver sein als seine Spannung Vs.

3. IGFET sind zweiseitig in dem Sinne, daß, wenn ein Einschaltsignal an die Steuerelektrode angelegt wird, der Strom in beide Richtungen in dem durch die erste und die zweite Elektrode bestimmten Leitungspfad fließen kann. Das heißt, die Source- und die Drainelektrode sind vertauschbar.

10

In der folgenden Erörterung wird ein Potential, das dem Erdpotential oder beinahe dem Erdpotential entspricht, willkürlich als logischer »0«- oder »L«·Zustand bezeichnet. Irgendein Potential, das + Vqd Volt entspricht oder nahezu entspricht, wird willkürlich als logischer»I«- oder »H«-Zustand bezeichnet.

Der Leseverstärker 5 enthält einen Inverter /10, der aus den IGFET PlO und Λ/10 von komplementären Leitungstyp besieht. Die Gateeiektroden der Transisturen /³IO und N10 sind mit dem Sigrialeingangsanschluß 30 des Inverters verbunden. Ihre Drainelektroden sind mit dem Signalausgangsanschluß 32 des Inverters verbunden. Ihre Sourceelektroden sind jeweils mit den Versorgungsanschlüssen + Vpo und Masse verbunden. Der Übergangspunkt Vp des Inverters /10 ist als die besondere Spannung aefiniert, die, wenn sie an die Gates der Transistoren PlO und /VlO angelegt würde, verursachen würde, daß diese Ströme gleicher Amplitude zwischen ihren jeweiligen Source- und Drainelektroden führen wurden. Die Polarität des über den Ausgang 32 des Inverters /10 in oder aus dem Inverter /IO fließenden Stromes wird sich demgemäß umkehren, wenn die Signalspannung am Eingang 30 den Wert Vp kreuzt bzw. überschreitet. Wenn man eine Rückkopp-Iungsverbindung von dem Verbindungspunkt zwischen den Drainelektroden der Transistoren P10 und N10 zu dem Verbindungsounkt zwischen ihren Gateelektroden herstellen würde, wobei keine anderen Ströme als die Differenz zwischen den Drainströmen der Transistoren PlO und Λ/10 an beide dieser Zwischenverbindungspunkte angelegt sind, würde der Inverter /10 sich selbst vorspannen, um das Potential an den zwischenverbundenen Gateelektroden der Transistoren PlO und /VlO auf den Wert V_P einzustellen. Zur Erleichterung der Beschreibung wird in der folgenden Erörterung vorausgesetzt, daß die Transistoren PlO und N10 jeweils Source-Drain-Impedanzen Zp\o und Zn 10 aufweisen, die für ähnliche Werte der Gate-Source-SpannungfVc^gleich sind, wobei Vp= + Vpo^wird.

Die Transistoren PG1 und NG 1 sind so angeordnet, daß sie ein Übertragungsgatter TG 1 mit komplementären Transistoren bilden, um selektiv die Rückkopplungsverbindung von dem Ausgang 32 des Inverters /10 zu seinem Eingang 30 zu vervollständigen, um den Inverter /10 in seinen linearen Bereich vorzuspannen, in dem er seine höchste Verstärkung besitzt

Ein Inverter /13 ist an seinem Eingang mit dem Anschluß 34 verbunden, mit dem auch die Gateelektrode des Transistors PG1 verbunden ist Der Ausgang des Inverters /13 ist mit der Gateelektrode des Transistors NG 1 verbunden, um diesen mit dem Komplement des Signals am Anschluß 34 anzusteuern. Der Anschluß 34 befindet sich normalerweise an dem Pegel »H«, d. h. an dem Pegel + V₀₀, wodurch bewirkt wird, daß das Gatter TG1 nicht leitet weil die Gatcciektroden von PGi und NGi jeweils an den Pegeln »H« und »L« liegen. Dadurch wird wiederum verursacht, daß sie zwischen ihren jeweiligen Source- und Drainelektroden eine sehr hohe Impedanz aufweisen. Während ausgewählter Intervalle, d. h. zwischen Zeilen ίο und ii werden Masse-VorladeimpulSG an den Anschluß 3-4 angelegt, die diesen Anschluß und die Gateelektrode des Transistors PG1 an das Potential »L« und die Gaieelektfode des Transistors NG 1 an das Potential »H« anlegen. Dadurch wird bewirkt, daß diese Transistoren leiten, so daß das Übertragungsgatter TG1 zwischen dem Ausgang 32 und dem Eingang 30 des Irverters /10 tatsächlich eine äquivalente kleine Imoedanz Ζτ\ darstellt.

Während dieser selben ausgewählten Intervalle wird ein Transistor P5. dessen Sourceelektrode mit + Von und dessen Drainelektrode mit dem Eingang 30 des Inverters /10 verbunden ist, durch die Spannung an dem Anschluß 34. die an seine Gateelektrode angelegt ist und den Pegel »L« aufweist, leitend geschaltet. PS legt einen Stromsprung an den Eingang 30 des Inverters /10 an, um Vi im vcigiüuciTi. V'i steigt in einem gerade ausreichenden Maße, um die Leitfähigkeit des Transistors N 10, der dem Transistor PlO gegenüberliegt, so zu vergrößern, um den über den Transistor P 5 angelegte Stromsprung sowohl als auch den über den Transistor PlO angelegten Strom zu ziehen. Dies tritt ein, wenn die Rückkopplungsverbindung von dem Ausgang 32 des Inverters /IO zu seinem Eingang 30 selektiv durch das Übertragungsgatter TG 1. das zur Vervü.iständigung einer Rückkopplungsschleife mit dem Inverter /10 leitend ist, vervollständigt wird. Diese Rückkopplungsschleife bewirkt, daß Vi auf einen Wert eingestellt wird, tier von dem Obergangspunkt Vp um einen geringen positiven Wert entfernt ist, bei dem die Transistoren P10 und N10 ähnliche Ströme führen, um V2 so vorzubereiten, daß es den Zustand »L« aufweist.

Wenn der Vorladeimpuls vorüber ist, d. h. zur Zeit f?, kehrt der Anschluß 34 zu dem Zustand »H« zurück, wobei er den Transistor P5 und die Transistoren PG 1 und NG 1 des Übertragungsgatters TG1 in den nichtleitenden Zustand versetzt Die Vorladung an der mit dem Punkt 30 verbundenen Kapazität versucht den Transistor /VlO gegenüber dem Transistor PlO in dem Inverter /10 in demselben Maße leitend zu halten, so daß Vi in Richtung auf Erd- bzw. Massepotential verkleinert wird und an dem Ausgang 32 des Inverters /10 der Zustand »L« erscheint.

Die Sourceelektrode eines weiteren Transistors P4 ist mit + Vdd verbunden. Die Drainelektrode dieses Transistors ist mit dem Eingang 30 des Inverters /IO verbunden. Das Einschalten und das Ausschalten des Transistors P4 wird durch eine aus in Kaskade geschalteten Invertern /11 und /12 besiehende Einrichtung gesteuert, deren Übergangspunkte bzw. Kipp-Punkte vorzugsweise dem Übergangspunkt des Werts Vp des Inverters /IO entsprechen. Der Eingang des Inverters /llistmitdem Ausgang des Inverters /IO verbunden. Der Eingang des Inverters /12 ist mit dem Ausgang des Inverters /10 verbunden und der Ausgang des Inverters /12 ist mit der Gateelektrode des Transistors P4 verbunden. Das an die Gateelektrode des Transistors P 4 angelegte Signal (V₄) wird daher von dem Ausgangssignal (V2) des Inverters /IO abgeleitet und befindet sich mit diesem in Phase. Tatsächlich entspricht es dem durch die Inverter /Il und /12 verstärkten Wert V2·

Das A-usgangssignal (Vi) des Inverters /12. bei dem es sich um ein Ausgangssignal des Leseverstärkers handelt wird an den ersten Eingang von zwei Eingängen des

Gatters 40 angelegt. Immer wenn an dem zweiten Eingang des Gatters 40 ein den Ausgang einschallendes Signal angelegt wird, wird das Ausgangssignal des Leseverstärkers an den Ausgangsanschluß 42 durchgekoppelt. Logikgatler, die die Funktion des Gatlers 40 ausführen, sirid gut bekannt und müssen hier nicht ausführlich beschrieben werden.

Um die folgende ausführlichere Erörterung der Arbeiter/eise eines speziellen, erfindungsgemäßen Leseverstärkers zu erleichtern, wird vorausgesetzt, daß:

1. die EIN-Ifripedanz (Zp^ des Transistors PS für denselben Wert von V_c,s zehnmal größer ist als die EIN-Impedanz (Zi\) des Gatters TGX und ein Zehntel der EIN-Impedanz (Zp*) des Transistors P4 beträgt,

2. die Ausgangsimpedanz des leitenden Inverters / 10 beträchtlich kleiner ist als Zn infolge der jeweiligen EIN-Impedanzen Zpiound Zmo der Transisto-

sind.

lu Ulm it tv, uib UK. ti cn. 11 in \. ii mc ii ici aia e-t \ zu

die Vorladung durch einen negativ werdenden an den Anschluß 34 zur Zeit fo angelegten Vorladeimpuls eingeleitet wird und beendet wird, wenn der Anschluß 34 zur Zeit ii zu den Zustand »H« zurückkehrt, und

4. ein auszulesendes Signal an den Knoten 30 zur Zeit h nach der Zeit t\ angelegt wird (obwohl das auszulesende Signal alternativ kurz nach dem Einleiten der Vorladung zwischen den Zeiten fo und fi angelegt werden könnte).

Es wird nun die Rolle, die der Transistor PS spielt, um Vj geringfügig, aber deutlich über dem Umwandlungspunkt (Vdd/2) zu setzen, genauer überprüft. (Dabei kann der Transistor P4 an diesem Punkt der Erörterung vernachlässigt werden, weil er entweder ausgeschaltet ist oder weil er, obgleich er eingeschaltet ist, eine wesentlich größere Impedanz als Zp 5 aufweist.) Die Fig.2 zeigt eine idealisierte Darstellung der von dem Inverter /10, der Gatterschaltung TGl und dem Transistor PS ausgeführten Funktionen. In der F i g. 2 ist der Inverter /10 durch einen Verstärker mit einer hohen Eingangsimpedanz dargestellt, der eine relativ große Verstärkung aufweist, die durch einen Inverter erzeugt wird, wenn dieser in der Nähe seines Übergangspunktes betrieben wird. Das Übertragungsgatter TG 1 ist durch das Rückkopplungselement Z_T\ dargestellt, das zwischen dem Eingang und dem Ausgang des Inverters /10 geschaltet ist Der Transistor PS ist durch das Element Z/>5 zum Vorspannen dargestellt

Aus der F i g. 2 geht hervor, daß für einen Inverter /10 mit einer hohen Impedanz der Strom /1 gleich dem Strom h ist Die Beziehung Zi = A käriii mathematisch ausgedrückt werden:

-Vx _ V1-V2

(D

60

A.ußerdem kann die Beziehung zwischen dem Ausgangssignal (V₂) und dem Eingangssignal (V\) des Inverters /10 in Ausdrücken der Verstärkung (A) der offenen Schleife des Inverters ausgedrückt werden; A V\ und A V₂ können ausgedrückt werden als:

A V₂ = V₁ - V_P und A K, = V, - V_P (3)

wenn V\ und V₂ anfänglich am Übertragungspunkt (Vp) liegen, weil TG 1 leitet.

Durch Einsetzen der Gleichung (3) in die Gleichung (2) und durch das Auflösen der Gleichung (1) nach Ki kann gezeigt werden, daß:

+ κ ^z"
^>+Kß0(/i +I)Zp₅

(4)

1 -

(A +

AV₂ = -AA V₁

(2)

Gemäß einer ersten Näherung vermindert sich dies zu: ^Ki=kp+(77T7t) (1^) (5)

Aus der Gleichung (5) ist ersichtlich, daß Vi in bezug auf Vp um den Betrag AV\=(Vdd/A + \) ■ (Ζτ\/Ζρ$) versetzt ist. Für Vp= V_nDll. V₀D=S Volt, A = 20 und Zn =0,1 · Zps kann der Sprung (Δ V,) in Vi zu +0,024 Volt berechnet werden.

Das Potential bei Vi liegt deutlich oberhalb des Übergangspunktes von Vdd/2, aber nur um eine kleine Differenz Δ V₂.

Der kleine Unterschied von Δ Vi ist auf den Inverter /10 zurückführbar, der in dem linearen Bereich seiner Charakteristik arbeitet, in dem seine Spannungsverstärkung hoch ist, so daß nur eine kleine Abweichung von Vp erforderlich ist, um den Drainstrom des Transistors NiO ausreichend zu vergrößern, um den Drainstrom des Transistors PS abzusenken, der im Vergleich zu Jen Drainströmen der Transistoren NlO und PlO relativ klein ist. Dies rührt daher, weil vorausgesetzt wurde, daß die Transistoren /VlO und PlO jeweilige EIN-Impedanzen Zn io und Zp io aufweisen, die sehr viel kleiner sind als die EIN-Impedanz Zps des Transistors PS. Es ist von größter Bedeutung, daß der Sprung Δ V\ so klein ist Obwohl er klein ist, reicht der Spn ng Δ V\ aus, um den Zustand »H« am Knotenpunkt 30 anzuzeigen. Er ist aber so klein, daß der Knoten 30 schnell entladen und Vi in bezug auf V> negativ gemacht werden kann.

Wenn das Übertragungsgatter TG 1 und der Transistor PS eingeschaltet sind, ist V| um den Betrag Δ Vi etwas positiver als Vbc/2. Eine zuverlässige Ermittlung von Δ Vi wird durch die Verstärkung durch die Inverter /10, /U und /12 vergrößert Auf diese Weise wird die Differenz zwischen V₂ und Vp während des Vorladens größer als die Differenz zwischen Vi und V_P. Das heißt, der Sprung ^Vi am Eingang des Inverters /IO wird durch den Inverter /10 verstärkt bevor er an die nächste Stufe /11 angelegt wird. Vorausgesetzt daß der Inverter /10 eine Spannungsverstärkung einer offenen Schleife von 20 aufweist, weil er durch Vi in seinen linearen Bereich vorgespannt ist wobei Vj von Vp um nur einen kleinen Betrag Δν% abweicht wird die Änderung Δ V₂ in dem auf die Änderung Δ Vi = +0,024 Volt ansprechenden V₂-0,48 Volt für das oben angegebene Beispiel. Dadurch wird V₂ wesentlich weniger positiv als +■ Von/2, so daß der Inverter /11, für den vorausgesetzt wurde, daß er selbst ein Vp= + Vdd/2 aufweist, endgültig vorgespannt wird, um zu verursachen, daß seine Ausgangsspannung V₃ den Zustand »H« annimmt Da der Inverter 11 die Spannung der

Bit-Leitung indirekt über den Ausgang des Inverters /10 ausliest, an dem die Signalspannung 0,48 anstatt nur 0,024 Volt beträgt, sind durch Fehlanpassung bedingte Fehler zwischen dem Inverter /11 und dem Inverter /12 (die durch Änderungen von V₇-, Änderungen der Geometrie usw. bedingt sind) so verschieden, daß sie in der Praxis kein Problem darstellen, Die Inverter /Il und / 12 werden mit einer Spannungsverstärkung einer völlig offener. Schleife betrieben, wobei vorausgesetzt wird, daß diese in dem Bereich von 20 für jeden der Inverter liegen kann. Demgemäß ist die Ausgangsspannung V₁ des Inverters /Il beträchtlich positiver als Viv-Jl und die Ausgangsspannung V₄ des Inverters /4 sehr viel negativer als VW2. und es kann vorausgesetzt werden, daß sie auf Erdpotential liegt oder dem Erdpotential nahe ist. Der Ausgang (V₄ = »L«) des Inverter;; /12 zeigt daher zuverlässig die Anwesenheit eines Zustandes »H« am Knotenpunkt 30 an. obwohl es sich bei dem Zustand »H« an dem Knotenpunkt 30 taunrhlich um eine in bezug auf Vp sehr geringfügiges positives Signal handelt.

Es soll festgestellt werden, daß sogar dann, wenn es sich bei dem Transistor PA um eine Vorrichtung mit einer kleineren Impedanz handelt, der Transistor PS trotzdem erforderlich ist. der durch den Vorladeimpuls eingeschaltet wird. Wenn der Transistor PS in dem Kreis nicht vorhanden wäre und wenn der Zustand vorliegen würde, bei dem aus dem Knotenpunkt 30 der gezogene Strom der Speicherzellen fließen würde, würde das Einschalten des Übertragungsgatters TC 1 den Wert Ki in die Nähe des Wertes Vp bringen, wobei Vi aber noch negativer wäre (dabei wird vorausgesetzt, daß Vp= Voi/2 ist). Der Spannungssprung am Knoten 30 würde deshalb in bezug auf V_DDI2 negativ sein. Folglich würde Vi positiver als Vdd/2, V3 wesentlich negativer als V_DD/2 und V₄ gleich oder annähernd gleich Vod sein, wodurch der Transistor PA ausgeschaltet würde. Auf diese Weise stellt der Transistor P5 sicher, daß immer dann, wenn ein Vorladeimpuls vorhanden ist, Vi positiver als die Spannung V/> des Inverters /IO gemacht wird. Die Beschränkung auf den maximalen Strom, den der Transistor P 4 abgeben kann (der Strom durch den Transistor P 4 muß sehr viel kleiner sein als der von der kleinsten Zelle gezogene Strom), macht seine Impedanz auch zu hoch, um den Eingangsknoten 30 in einer geeigneten Weise schnell genug oder hoch genug vorzuspannen.

Der Vorteil, der sich daraus ergibt, daß Z_T\ größer gemacht wird als die durch den Inverter /10 an seinem Ausgang 32 angebotene Impedanz, besteht darin, daß die Spannungsverstärkung des Inverters /IO nicht durch die zwischen seinem Ausgang 32 und seinem Eingang 30 erscheinende Impedanz Zr\ beträchtlich vermindert wird. Dadurch kann am Ausgang 32 während des Vorlade-Intervalles eher ein relativ großes Δ Vi erzeugt werden, als für die Entwicklung eines gut definierten Zustandes »L« von V₂ Zeit erforderlich ist, der auf die Zeit fi folgt mit der das Vorlade-Intervall endet. Der logische »1«-Zustand kann daher unmittelbar nach fi oder sogar etwas vorher ausgelesen werden. Bei Anwendungsfällen, bei denen das Auslesen nicht so schnell wie möglich erfolgen muß, muß die Impedanz Zn nicht soviel größer sein als die Ausgangsimpedanz des Inverters/10.

Der Transistor P 4 wird voll eingeschaltet, wenn V4 den Pegel »L« aufweist. Wie oben aber bereits festgestellt wurde, weist der Transistor PA erne sehr hohe Impedanz auf und seine Auswirkung auf den Kreis ist nicht von großer Bedeutung, bis der Transistor PS und das Übcrtragungsgalter TG 1 ausgeschaltet werden. Typischer «"eise leitet der Transistor PA sehr viel Weniger Strom, als durch jede andere Speicherzelle geführt wird. Per Transistor PA ist so bemessen, daß verhindert wird, daß der Knotenpunkt 30 zwischen den Versorgungsleitungen floatet, wenn der Transistor PS und das Übertragungsgatter TGl ausgeschaltet sind. Während dem Auslesen des Pegels einer logischen »1« wirkt der Transistor PA derart, daß ein Strom in den Knotenpunkt 30 fließt, der für die Bedingung, daß der Transistor PS und das Übertragungsgalter TC1 ausgeschaltet sind und daß ein kleiner Ableitstrom (wenn überhaupt ein Ableitstrom) aus dem Knotenpunkt 30 gezogen wird, sicherstellt, daß der Knotenpunkt 30 in Richtung auf das Potential Vpp geladen wird. Dadurch wird der Transistor PlO ausgeschaltet, wodurch der stabile Zustand der Stromleitung und ein Leistungsverluss im Inverter /10 unterbrochen br-v.

beendet wird. Während des Auslesens des Zustandes einer logischen »0« wird die Bit-Leitung langsam in Richtung auf Erdpotential betrieben und darauf durch die Speicherzelle gehalten. Dadurch wird ebenfalls der stabile Zustand der Stromleitung durch den Inverter /10 abgebrochen.

Es wird nun gezeigt, daß der in der F i g. 1 dargestellte Leseverstärker verwendet werden kann, um die Inhalte einer Speicherzelle schnell auszulesen, die wenig oder keinen Strom an die Bit-Leitung liefern, die aber einen relativ großen Strom aus der Bit-Leitung ziehen können.

Zum Zwecke der Erläuterung ist in der Fig. 1 eine

Zelle 9 einer Speicheranordnung 8 dargestellt. Die Speicheranordnung und die Zelle können beispielsweise von dem in der DE-OS 29 32 019 gezeigten Typ sein und müssen hier nicht ausführlich beschrieben werden. Die Zelle 9 enthält ein Flip-Flop 10 mit zwei kreuzgekoppelten Invertern /1 und /2 und einen Gatter- bzw. Auswahltransistor Λ/3, dessen Leitungspfad zwischen dem Eingangs-Ausgangs-Punkt A (I/O) des Flip-Flops und einer Bit-Leitung angeordnet ist Die Wort-Leitung ist mit der Gateelektrode des Transistors N 3 verbunden und steuert seine Leitfähigkeit Zum Zwecke der Erläuterung wird vorausgesetzt, daß .vährend dem Auslesen ein Signal von V_Dd Volt an die Wort-Leitung angelegt ist

Bei der Beendigung des Vorladeimpulses zur Zeit fi werden der Transistor PS und das Übertragungsgatter TG1 ausgeschaltet, V₁ behält den Wert Vdd/2+Δ V,, V₂ besitzt den Wert V_DD/2-A · Vi, V₃ weist den Wert V_Dd Volt oder etwa diesen Wert auf und Va entspricht dem Erdpotential oder nahezu diesem Potential. Der Transistor PA ist noch eingeschaltet aber seine Wirkung ist noch vernachlässigbar, weil sein kleiner Strom bewirkt, daß Vi sehr langsam positiv wird. Nach der Beendigung des Vorladeimpulses oder kurz vor seiner Beendigung wird die Bit-Leitung (BL) an den Knotenpunkt 30 über die kleine ΕίΝ-Impedanz des Decodier-Gatters DGl verbunden, wobei das Decodier-Gatter DGl durch Decodier-Signale Φι und Φι eingeschaltet wird. Es kann vorausgesetzt werden, daß die Bit-Leitung durch einen Vorladekreis 20 auf den Wert V_DD/2 vorgeladen wurde, wobei der Kreis 20 in Antwort auf den Vorladeimpuls am Knotenpunkt 34 oder auf einen davon abgeleiteten oder mit diesem in Beziehung stehenden Impuls eingeschaltet wird. Wenn die Inhalte der Zelle ausgelesen werden sollen, wird ein Signa! von Vdd Volt an die mit dem Transistor N 3 verbundene Wort-Leitung angelegt

In dein Zustand, in dem die Speicherzelle 10 eine »0« speichert, wird der Transistor /Vi des Inverters /I eingeschaltet und leitet in der Weise einer Sourc?- Schaltung. Die Transistoren NX und N3, an deren Gateelektroden die Spinnung Von anliegt, können einen relativ großen Strom führen, wenn sie im Source-Schaltungsbetrieb leiten. Vorausgesetzt, daß der durch die Transistoren /Vl und Λ/3 geführte Strom / 20 μΑ beträgt, daß die gesamte Kapazität (C) am Knotenpunkt 30 und an der Bit-Leitung 5 pF und Δ VX 0,024 Volt beträgt, kann die erforderliche Zeil zum Schalten des Inverters /10 von dem Zustand »H« mit + V_DD/2 + AV, in den Zustand »L« mit + Vnn/2-Δν, durch eine grobe Annäherung folgendermaßen berechnet werden:

10

2 · A K₁ ■ C

(6)

20

Aus der Gleichung (6) ergibt sich, dali die Auslesezeit für eine »0« annähernd 12 nanosec beträgt. Vorausgesetzt, daß der Übergang genau auf Vpeingestellt werden könnte und daß ein Wert Δ V\ zum Ermitteln einer »0« erforderlich wäre, wären 6 nanosec zum Auslesen der »0« erforderlich. Bei dem Kreis der F i g. 1 wurde daher das Auslesen einer »0« von einem theoretischen Wert von 6 nanosec auf 12 nanosec erhöht. Es wird jedoch weiter unten gezeigt, daß dies gegenüber der beträchtlichen Verstärkung beim Ermitteln einer »1« in Kauf zu .nehmen ist. Bei der eine »0« speichernden Zelle steigt Vi auf Vp+A ■ Δ Vi, nimmt V] Erdpolential oder nahezu Erdpotential an und wird V* + Vdd oder nahezu + Vco, sobald V, unter Vp-Δ V₁ fällt.

Für den Zustand, in dem die Speicherzelle eine »1« speichert, leitet der Transistor PX des Inverters /1 im Source-Schaltungsbetrieb. Der Transistor /V 3 leitet nun aber im Source-Folgerbetrieb. Im Source-Folgerbetrieb ist die Impedanz der Source-Drain-Strecke des Transistors sehr viel größer als im Source-Schaltungsbetrieb. Es wird festgestellt, daß, obwohl V_DD an das Gate angelegt ist, als ob eine »0« ausgelesen würde, die Source-Elektrode nun positiver wird, so daß die Spannung Vosdes Transistors kleiner ist, als wenn eine »0« ausgelesen würde. Obwohl vorausgesetzt werden kann, daß der Transistor P1 einen Strom von 20 μΑ in den Knoten A liefert, kann daher der Transistor Λ/3 diesen großen Strom nicht führen, weshalb er den Betrag des verfügbaren Zellenstromes zur Aufladung der Bit-Leitung begrenzt. Wenn beispielsweise der Transistor /V3 einen Strom von 5 μΑ führen kann und wenn der Knoten 30 auf dem Potentiai V_P liegt, wären annähernd 24 nanosec zum Aufladen des Knotenpunktes 30 auf +AVi erforderlich. Tatsächlich ergeben Messungen für Vdd in einem Bereich von 3 bis 5 Volt, daß die Zeit zum Aufladen der Bit-Leitung auf einen ermittelbaren Pegel (vergleichbar dem Wert Δ V\ am Knotenpunkt 30) sich bis auf einen Wert oberhalb von 9,000 nanosec bewegt

Bei dem Kreis der F i g. 1 wird vermieden, daß man sich darauf verlassen muß, daß der Transistor N 3 in dem Source-Folgerbetrieb arbeitet Es ist nicht erforderlich, daß der Transistor N3 die Bit-Leitung auf den

60 »I« Pegel auflädt, weil der Knotenpunkt 30 bereits an den Wert Vpo/2+Δ V\ liegt und weil Vi das Vorhandensein des Zustandes »H« anzeigt. Wenn daher der Auswahltransistor /V3 eingeschaltet wird und die Zelle eine »1« speichert, befindet sich der Ausgang des Leseverstärkers bereits auf dem korrekten Pegel. Die Zeit zur Aufladung der Bit-Leitung auf einen kleinen positiven Pegel, die bei bekannten Anordnungen einige 10 bis zu einigen lOOOen von Nanosekunden erforderte, wird vollständig vermieden. Daß die Speicherzelle wenig oder überhaupt keinen Strom abgeben kann, ist nicht langer von Bedeutung. Bei erfindungsgemäßen Kreisen wird die Bit-Leitung auf Vnt>/2 + AV, Volt vorgeladen anstatt auf Vdo/2 Volt. Das Ausleben einer »Lf« wird daher um die Zeit vergrößert, die erforderlich ist. die zusätzlichen Δ V\ Volt zu entladen. Der erfindungsgemäße Kreis begrenzt aber AV, auf solch einen kleinen Wert, daß dies im Vergleich zu der beträchtlichen, beim verzögerungsfreien Auslesen des »1« Pegels eingesparten Zeit nicht von Bedeutung ist.

Es soll darauf aufmerksam gemacht werden, daß im Kreis der Fig.! der Leseverstärker auf Vp+Δ Vi (den binären »1« Zustand) geladen wird, weil der Auswahltransistor in dem Fall, in dem die Zelle eine »1« speichert, im Source-Folgerbetrieb leitet. Wenn es sich jedoch bei dem Auswahltransistor um einen Transistor vom Λ Leitfähigkeitstyp handeln würde, würde er dann im Source-Folgerbetrieb leiten, wenn die Zelle eine »0« speichert. Der Eingang des Leseverstärkers würde dann durch einen Sprung A V\ vorgeladen, der im Vergleich zu Vpnegativ wäre. Statt dem IGFET P5 vom P-Typ kann ein Transistor vom N-Typ mit seinem Leitungspfad zwischen den Knotenpunkt 30 und Masse geschaltet werden. Seine Gateelektrode kann durch einen Vorladeimpuls einer geeigneten Polarität angesteuert werden. Der Transistor Pb würde dann ebenfalls durch einen Transistor vom N-Typ ersetzt, dessen Leitungsweg parallel zu dem des Transistors vom N-Typ liegen würde.

Obwohl der Leseverstärker im Zusammenhang mit einer Speicherzelle beschrieben wurde, die zur Verwendung in einem RAM-Speicher geeignet ist, können erfindungsgemäße Leseverstärker auch in Verbindung mit anderen Speicherarten, wie beispielsweise ΛΟΜ-Speichern und elektrisch veränderbaren ROM-Speichern verwendet werden. Diese Leseverstärker bieten eine verbesserte Geschwindigkeit beim Auslesen irgendwelcher Speicherzellen an, die für einen binären Zustand einen relativ großen Strom führen können, die aber für den anderen binären Zustand einen kleinen Strom, wenn überhaupt einen Strom, führen.

Es wird festgestellt, daß das Verhältnis der Art bzw. Größe der den Inverter /IO bildenden Transistoren PlO zu /VlO dem Verhältnis der den Inverter /I bildenden Transistoren PX und NX und/oder der den Inverter Il der Speicherzelle 9 bildenden Transistoren Pl und Nl ähnlich sein kann. Dadurch wird sichergestellt, daß Vp des Leseverstärkers und der Kipp-Punkt der Speicherzelle eng beieinanderliegen und daß sie Änderungen der Temperatur und der Spannungsversorgung ausgleichen.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Leseverstärker mit einem Inverter, der bei einer bestimmten, an seinem Eingangsanschluß anliegenden Spannung an seinem Ausgangsanschluß von einem ersten logischen Zustand in einen zweiten logischen Zustand übergeht, mit einer ersten Einrichtung zum periodischen Anlegen von Vorladeimpulsen an den Inverter und mit einer zweiten Einrichtung zum selektiven Anlegen der zu lesenden Information an den Eingangsanschluß des Inverters zu vorgegebenen Zeiten, die jeweils auf den Beginn eines Vorladeimpulses folgen, dadurch gekennzeichnet, daß eine selektiv einschaltbare i> Rückkopplungsschaltung (TG 1, /13) vorgesehen ist, die während der Dauer jedes Vorladeimpulses eine Verbindung zwischen dem Ausgangsanschluß (32) des Inverters (110) und dem Eingangsanschluß (30) des inverters (110) bewirkt, und daß während jedes Vorladehnpulses durch eine dritte Einrichtung (PS) an den Eingangsanschluß (30) des Inverters (110) ein Strom anlegbar ist der den Ausgangsanschluß (32) des Inverters (/10) am Ende eines Vorladeimpulses geneigt macht, den ersten logischen Zustand anzunehmen.

2. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Einrichtung (PS) zwischen dem Eingangsanschluß (30) des Inverters (/10) und einem Versorgungsspannungsanschluß jo (Vdd) einen Strompfad mit einer Impedanz (Zp=,) bildet, die _&rößer ist als die Impedanz (Ζτ\) der Rückkopplungsverbirdung l .d die Ausgangsimpedanz, die der Inverter (' 10) an seinem Ausgangsanschluß (32) darstellt.

3. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Rückkopplungsverbindung eine Impedanz (Zn) aufweist, die größer ist als die Impedanz, die der Inverter (710) an seinem Ausgangsanschluß (32) darstellt.

4. Leseverstärker nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die selektiv einschaltbare Rückkopplungsschaltung (TCi. /13) zwei iuit ihren Leitungspfaden parallel geschalteter Transistoren (PGi, NGi) entgegengesetzten Leitungstyps aufweist, daß die dritte Einrichtung einen dritten Transistor (P5) aufweist, dessen Leitungspfad zwischen einen Versorgungsanschluß (V»o^und den Eingangsanschluß (30) des Inverters (HO) geschaltet ist. und daß für die Rückkopplungs«-haitung und die dritte Einrichtung eine Anordiu. g

(113) vorgesehen ist, durch die der erste, der zwei ie und der dritte Transistor (PG 1, NG 1. PS) während jedes Vorladeimpulses einschaltbar und in der Zeit zwischen Vorladeimpulsen ausschaltbar sind.

S Leseverstärker nach Anspruch 4, dadurch gekennzeichnet, daß parallel zu dem Leitungspfad des dritten Transistors (PS) der Leitungspfad eines vierten Transistors (P4) geschaltet ist. mit dessen Steuerelektrode eine Einrichtung (/11. /12) zum Anlegen eines Signals verbunden ist, das in Phase mit dem Signal am Ausgangsanschluß (32) des Inverters (/1O) ist.

6. Leseverstärker nach Anspruch 5, dadurch gekennzeichnet, daß die Einschalt-Impedanz des Leitungspfades des vierten Transistors (P4) wesentlich größer ist als die Einschaltimpedanz des dritten Transistors (PS),

7. Leseverstärker nach Anspruch 6, dadurch gekennzeichnet, daß die mit der Steuerelektrode des vierten Transistors (P4) verbundene Einrichtung einen zweiten Inverter (/11) und einen dritten Inverter (/12) aufweist, daß der Eingang des zweiten Inverters (/11) mit dem Ausgang des ersten Inverters (/10) verbunden ist, und daß der Ausgang des zweiten Inverters (/11) mit dem Eingang des dritten Inverters (/12) verbunden ist. dessen Ausgang an die Steuerelektrode des vierten Transistors (P4) geschaltet ist.

8. Leseverstärker nach Anspruch 7, dadurch gekennzeichnet, daß es sich bei dem ersten, zweiten, dritten und vierten Transistor (PG 1, NG 1, P5, PA) jeweils um einen Isolierschicht-Feldeffekttransistor (IGFET) handelt daß der Leitfähigkeitstyp des zweiten Transistors (NG 1) entgegengesetzt zu dem des ersten, dritten und vierten Transistors (PG 1, PS, P4) ist, und daß es sich bei dem ersten, zweiten und dritten Inverter (/10, /11, /12) um komplementäre Inverter handelt, die jeweils ein Paar von Isolierschicht-Feldeffekttransistoren (!GFET) entgegengesetzten Leitungstyps enthalten.

9. Leseverstärker nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die zweite Einrichtung (DG 1) die zu lesende Information an den EingangsanschJtiß (30) zu den vorgegebenen Zeiten anlegt, die jeweils sowohl auf das Ende als auch auf den Anfang eines Vorladeimpulses folgen.