DE69629669T2

DE69629669T2 - Leseverfahren und -schaltung für nichtflüchtige Speicherzellen mit Entzerrerschaltung

Info

Publication number: DE69629669T2
Application number: DE69629669T
Authority: DE
Inventors: Giovanni Campardo; Rino Micheloni; Marco Maccarrone
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 2004-07-08
Anticipated expiration: 2016-06-19
Also published as: EP0814483B1; EP0814483A1; US5886925A; DE69629669D1

Description

Die vorliegende Erfindung bezieht sich auf ein Leseverfahren und eine Schaltung für nichtflüchtige Speicherzellen mit einer Entzerrstruktur bzw. -schaltung.
Wie bekannt ist, werden, um die Zellen von nichtflüchtigen, speziell Flash-, Speichern zu lesen, die Zeilen und Spalten, mit denen die Zelle, welche zu lesen ist, verbunden ist, in geeigneter Weise vorgespannt, und der Stromfluss durch die Zelle wird detektiert. Wenn die Zelle beschrieben wird, ist ihre Schwellwertspannung höher als die Lesespannung, und die Zelle führt keinen Strom; wenn die Zelle gelöscht wird, ist ihre Schwellwertspannung niedriger als die Lesespannung, und die Zelle führt Strom; und beschriebene und gelöschte Zellen werden durch Vergleichen des Stromflusses in der Zelle mit einem Referenzstrom unterschieden, welcher durch eine Referenzzelle erzeugt wird. Der Vergleich wird durch eine Leseschaltung, welche einen Strom-/Spannungswandler zum Umwandeln des Stromes der Zelle, welche zu lesen ist, und der Referenzzelle in entsprechende Spannungen beinhaltet; und durch einen Leseverstärker zum Vergleichen der beiden Spannungen und zum Erzeugen eines logischen Ausgangssignals durchgeführt, dessen Zustand von dem Ergebnis des Vergleichs abhängt.
Um eine korrekte Leseoperation und zuverlässiges periodisches Durchlaufen (vielfachen Durchlaufbetrieb) des Speicherfeldes sicherzustellen, müssen der Aufteilung der Schwellwertspannungen der Zellen gewisse Grenzen gesetzt werden. Speziell erfordern gegenwärtig verwendete Technologien, dass die Schwellwertspannung der meisten gelöschten Zellen oberhalb von null liegt und die Schwellwertspannung der am schlecktest gelöschten Zellen oberhalb von 2,5 V liegt. Die untere Grenze rührt im Wesentlichen von der Notwendigkeit her, gegenüber Lesefehlern sicher zu sein, welche durch erschöpfte bzw. verarmte Zellen (Zellen mit einer Schwellwertspannung unterhalb von null) verursacht wird; während die obere Grenze auf der eigenleitenden Aufteilung der Zell-Schwellwertspannungen entsprechend der verwendeten Herstelltechnologie beruht.
Da die Lesespannung normal mit der Versorgungsspannung zusammenfällt, treten Leseprobleme im Falle einer niedrigen Versorgungsspannung (ungefähr 2,5 V) auf, aufgrund der schwach bzw. wenig gelöschten Zellen, welche einen sehr niedrigen Strom führen, wobei sie als beschrieben betrachtet werden und so zu Lesefehlern führen.
Angesichts der gegenwärtigen Nachfrage nach Speichern, welche fähig sind, innerhalb eines weiten Bereichs in Bezug zur Versorgungsspannung (typischerweise mit Versorgungsspannungen von 2,5 bis 4 V) und mit schnellen Zugriffszeiten (< 100 ns) zu arbeiten, ist ein Leseverstärker erforderlich, welcher zu schnellem, korrektem Lesen innerhalb des gesamten Bereiches der involvierten Versorgungsspannungen fähig ist.
Um das Problem des Erreichens einer angemessenen Lesezeit für schlecht gelöschte Zellen zu erreichen, bezieht sich eine erste parallele Patentanmeldung ( EP 0814480 A ), betitelt "Method and circuit for reading low-supply-voltage memory array cells" bzw. "Verfahren und Schaltung zum Lesen von Speicherzellen mit niedriger Versorgungsspannung", welche gegenwärtig von dem vorliegenden Anmelder angemeldet wird, auf eine Lösung, bei welcher der Strom-/Spannungswandler in umgekehrter Weise im Vergleich zu Standardwandlern arbeitet, um sogar schwach bzw. schlecht gelöschte Feldzellen in die Lage zu versetzen, bei Vorliegen einer niedrigen Versorgungsspannung (wenn die Speicherzellen einen niedrigen Strom führen) schnell gelesen zu werden.
Damit die beschriebenen Zellen korrekt bestimmt werden, stellt die obige Lösung jedoch bezüglich der maximal zulässigen Versorgungsspannung Grenzen auf. In diesem Zusammenhang zeigen die 1 und 2 die vorgeschlagene Lösung in der zuvor erwähnten ersten parallelen Patentanmeldung mit dem Titel "Method and circuit for reading low-supply-voltage memory array cells".
In 1 wird die Leseschaltung durch 1 angezeigt, und sie weist einen Feldzweig 2 und einen Referenzzweig 3 auf. Der Feldzweig 2 weist eine Feldzelle 4 auf, welche zu lesen ist, welche einen Teil eines Speicherfeldes 5 bildet und welche an einer Feldbitleitung 6 angeschlossen ist; der Referenzzweig 3 weist eine Referenzzelle 7 auf, welche mit einer Referenzbitleitung 8 verbunden ist; die Feldbitleitung 6 (zusammen mit anderen Feldbitleitungen, welche nicht gezeigt werden und einen Teil des Speicherfeldes 5 bilden) und die Referenzbitleitung 8 sind mit einem Strom-/Spannungswandler 9 über eine decodierende, vorgespannte und entzerrende Schaltung 10 verbunden, welche nicht wesentlich für die Beschreibung ist und deshalb nicht im Detail gezeigt wird; und die Schaltung 10 sorgt für das Auswählen der Feldbitleitung 6 der Zelle 4, welche zu lesen ist, wobei sie sie (und die Referenzbitleitung 8) in geeigneter Weise vorspannt, um falsche Lesephänomene zu verhindern, wie z. B. weiches Schreiben, und vielleicht auch die Leitungen 6 und 8 entzerrt, bevor die Zelle tatsächlich gelesen wird.
Der Wandler 9 weist eine Feldladung 12 und eine Referenzladung 13 auf, welche eine Stromspiegelschaltung bilden und welche mit den Feld- und Referenzbitleitungen 6 und 8 über die Schaltung 10 verbunden sind. Speziell und entsprechend der Aussage der obigen ersten parallelen Patenanmeldung weist die Feldladung 12 einen diodenangeschlossenen PMOS-Transistor, und die Referenzladung 13 einen PMOS-Transistor auf; der Feldladungstransistor 12 ist mit dem Quellanschluss mit einer Versorgungsleitung 15 bei bzw. mit V_CC verbunden, der Drain-Anschluss ist mit der Schaltung 10 in einem Knoten 16 verbunden, der Gate-Anschluss ist mit dem Gate-Anschluss des Referenzladungstransistors 13 verbunden, und ein Breiten-/Längenverhältnis W/L = K; und ein Referenzladungstransistor 13 ist mit dem Quellanschluss an der Versorgungsleitung 15 angeschlossen, der Drain-Anschluss ist mit der Schaltung 10 in einem Knoten 17 verbunden, und ein Breiten-/Längenverhältnis W/L = N*K, wobei N eine Multiplikationskonstante ist.
Die Knoten 16, 17 sind an die Eingänge des Leseverstärkers 18 angeschlossen.
In der Schaltung der 1, da das Dioden-(Niedrige Impedanz-)Element an der Feldbitleitung 6 anstatt an der Referenzbitleitung 8 angeschlossen ist, und in Anbetracht des Breiten-/Längenverhältnisses der Transistoren 12 und 13 wird der Strom im I/V-Wandler 9 durch die Speicherzelle 4 eingeprägt und wird, verstärkt durch N, an den Referenzzweig 3 geliefert, wo er mit dem Strom verglichen wird, welcher in der Referenzzelle 7 fließt. Damit sorgt dies für ein schnelles Lesen der Feldzelle, sogar wenn er schlecht gelöscht ist und nur einen kleinen Betrag des Stromes aufgrund der niedrigen Versorgungsspannung führt.
2 zeigt die Strom-/Spannungscharakteristika, welche aus der Schaltung der 1 durch Vorspannen des Drain-Anschlusses der Zellen (sowohl der Feld- und Referenzzellen) bei ungefähr 1 V (linearer Arbeitsbereich) und unter der Annahme, dass eine Boost-Spannung V_B verwendet wird, um die Spannung V_GS zwischen den Gate- und den Quellanschlüssen der Zelle 4 gegenüber der Versorgungsspannung V_CC anzuheben, erhältlich sind.
In 2 wird mit I_R die I/V-Charakteristik der Referenzzelle mit einer festen, bekannten Schwellwertspannung V_TR angezeigt; I_TC zeigt die Charakteristik der am schlechtesten gelöschten Feldzelle mit der maximal zulässigen Schwellwertspannung V_TC (2,5 V mit obigen Spezifikationen) auf; I_TCN zeigt die Charakteristik I_TC verstärkt durch die Konfiguration der 1 auf. I_TCNB zeigt die Charakteristik I_TCN in Gegenwart der Urlade-Spannung V_B auf – mit welcher diese um V_B in Richtung des Ursprungs verschoben wird – und wobei diese deshalb eine Schwellwertspannung von (V_TC – V_B) liefert; I_TW zeigt die Charakteristik der am schlechtest beschriebenen Feldzelle mit der minimal zulässigen Schwellwertspannung V_TW an; I_TWN, zeigt die Charakteristik I_TW verstärkt durch die Konfiguration der 1 an; und I_TWNB zeigt die Charakteristik I_TWN in Gegenwart der Urlade-Spannung und mit einer Schwellwertspannung von (V_TW – V_B) an.
Wie in 2 klar gezeigt wird, bestimmt der Schnittpunkt der Charakteristika I_R und I_TCNB die minimale Versorgungsspannung V₁, und der der Charakteristika I_R und I_TWNB die maximale Versorgungsspannung V₂, d. h. bei den Spannungen darunter und darüber ist ein Lesen (Erkennen von jeweils gelöschten und beschriebenen Zellen) nicht möglich.
Die Spannungen V₁ und V₂ können analytisch bestimmt werden, wobei berücksichtigt wird: IR = G*(V – VTR) (1) ITC = G*(V – VTC) ITCN = N*ITC = N*G*(V – VTC) ITW = G*(V – VTW) ITWN = N*ITW = N*G* (V – VTW) ITCNB = N*G*(V – VTC + VB) (2) ITWNB = N*G*(V – VTW + VB) (3) wobei G die Steigung der nicht verstärkten Charakteristika ist.
Durch Angleichen der Beziehung (1) an (2) und der Beziehung (1) an (3) werden die folgenden Spannungen erhalten: V1 = (N*VTC – N*VB – VTR)/(N – 1) V2 = (N*VTW – N*VB – VTR)/(N – 1)
Z. B., wenn V_TC = 2,5 V, V_TW = 4,5 V, V_TR = 1,25 V, V_B = 0,8 V und N = 8 , dann ist V₁ = 1, 7 6 V und V₂ = 4 V.
Damit, obwohl die obige Lösung das Lesen von Speicherzellen zulässt, sogar wenn die Minimalversorgungsspannung niedrig ist, ist die maximal zulässige Versorgungsspannung auch niedrig.
Um auch Lesespeicherzellen mit einer hohen maximalen Versorgungsspannung zu lesen, aber ohne zur gleichen Zeit die minimale Versorgungsspannung anzuheben, entsprechend einer weiteren parallelen Patentanmeldung (EP-0814482 A) mit dem Titel "Method and circuit for generating a read reference signal for nonvolatile memory cells" bzw. "Verfahren und Schaltung zum Erzeugen eines Lesereferenzsignals für nichtflüchtige Speicherzellen", welche hier als Referenz angeführt wird, weist die Referenzcharakteristik zwei Bereiche mit unterschiedlichen Steigungen auf.
Um das Lesen in Gegenwart einer niedrigen Versorgungsspannung in Leseschaltungen des betrachteten Typs zu beschleunigen, wird ein Entzerrnetzwerk benutzt, um die Knoten 16 und 17 zu verbinden und sie auf die gleiche Spannung zu bringen, bevor sie gelesen werden. Da dies jedoch von verschiedenen Parametern abhängt und in Anbetracht der involvierten unausgeglichenen Ladungen kann der tatsächliche Spannungspegel, welcher durch die Knoten 16 und 17 erreicht wird, nicht genau im Vor aus erstellt werden, und bei Auftreten eines unausgeglichenen Spannungspegels kann das Lesen irrtümlicherweise begonnen werden, bevor schließlich der korrekte Wert erreicht wird, was zu einem derartigen Zeitverlust führt, dass wenigstens teilweise der theoretische Vorteil der Entzerrfunktion reduziert wird.
In IEEE INTERNATIONAL SOLID STATE CIRCUITS CONFERENCE, Band 24, Februar 1991, NEW YORK US, S. 264–265, XP000238333 SWEHA ET AL: "A 29ns 8 Mb EPROM with dual reference-column ATD sensing" wird ein EPROM beschrieben, welches einen Differentialverstärker besitzt, dessen komplementäre Eingänge voraufgeladen werden, indem identische, voreingestellte Ströme benutzt werden.
In der US-A-4 725 984 wird eine andere bekannte EPROM-Abtastvorrichtung beschrieben.
Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Entzerrschaltung zu liefern, welche gestaltet sind, das obige Problem zu lösen und das schnelle Lesen sogar bei niedriger Versorgungsspannung zu gestatten.
Entsprechend der vorliegenden Erfindung wird ein Leseverfahren und eine Schaltung für nichtflüchtige Speicherzellen geliefert, mit einer Entzerrstruktur, wie dies jeweils in den Ansprüchen 1 und 3 beansprucht wird.
Eine bevorzugte, nicht eingrenzende Ausführungsform der vorliegenden Erfindung wird anhand eines Beispiels mit Bezug auf die beigefügten Zeichnungen beschrieben, in welchen:
1 zeigt ein elektrisches Diagramm einer Leseschaltung, wie sie in der vorher erwähnten ersten parallelen Patentanmeldung beschrieben wird;
2 zeigt die Charakteristika, welche mit dem Schaltkreis aus 1 erreichbar sind;
3 zeigt die Charakteristika, welche mit der zuvor erwähnten zweiten parallelen Patentanmeldung erreichbar sind;
4a, 4b und 4c zeigen, wie die Referenzcharakteristik in 3 erreicht wird;
5 zeigt ein elektrisches Diagramm der Schaltung zum Erzeugen der Referenzcharakteristiken in 3;
6 zeigt ein äquivalentes Diagramm einer Variation eines Details in 5;
7 zeigt ein elektrisches Diagramm einer bekannten Entzerrschaltung, wie sie an der Schaltung der 1 angewendet wird;
8 zeigt ein elektrisches Diagramm einer Ausführungsform der Entzerrschaltung entsprechend der vorliegenden Erfindung;
9 zeigt einen vergleichenden Graphen einer Anzahl von elektrischen Größen in den Diagrammen der 7 und 8.
Zum klareren Verständnis der vorliegenden Erfindung wird zunächst eine Beschreibung der Schaltung, die das Referenzsignal erzeugt, gegeben, entsprechend der zuvor erwähnten zweiten parallelen Patentanmeldung.
In 3 haben die Charakteristika I_TCNB, I_TWNB, I_R und die Schwellwertspannungen V_TR, (V_TC – V_B), (V_TW – V_B) die gleiche Be deutung wie in 2, wohingegen die Referenzcharakteristik durch I_R1 angezeigt wird. Wie man sehen kann, weist die Referenzcharakteristik, welche durch den Referenzzweig des Feldes erzeugt wird, zwei Bereiche auf: Einen ersten Bereich, welcher mit dem ersten Teil der Charakteristik I_R in 2 bis zu einer Triggerspannung V_S zusammenfällt; und einen zweiten Bereich, welcher mit einer Charakteristik I_SN zusammenfällt, welche eine Schwellwertspannung V_A zwischen (V_TC – V_B) und (V_TW – V_B) und eine Steigung N*G darstellt.
Die Tatsache, dass der erste Teil der Charakteristik I_R1 mit I_R zusammenfällt, gestattet es, den gleichen Minimalwert V₁ der Versorgungsspannung V_CC beizubehalten, während zur gleichen Zeit eine hohe Stromdifferenz zwischen den Feld- und den Referenzzweigen und das Erhöhen der dynamischen Leistungsfähigkeit sichergestellt wird.
Der zweite Bereich mit einer steileren Neigung bzw. Steigung parallel zu der Charakteristik des verstärkten Feldes liefert auf der anderen Seite das Eliminieren der Maximalgrenze, welche für die Versorgungsspannung aufgestellt ist.
Beim Auswählen des Wertes V_S, welcher die Veränderung in der Steigung der Charakteristik I_R1 markiert, muss ein Kompromiss zwischen dem minimal zulässigen Schwellwert für die beschriebenen Zellen und dem Stromwert gemacht werden, welcher bei niedriger Versorgungsspannung erforderlich ist, um der spezifizierten Zugriffszeit zu entsprechen (da eine niedrige Versorgungsspannung mit einem niedrigen Stromwert korrespondiert und von daher niedriges Laden und Entladen der kapazitiven Knoten entspricht). Mit den oben angezeigten Schwellwertspannungen z. B. kann ein V_S-Wert von 3 V ausgewählt werden.
Die Charakteristik I_R1 kann, wie in 4a, 4b und 4c gezeigt wird, aus der Charakteristik I_R mit der Schwellwertspannung V_TR und aus der Charakteristik I_S mit der Schwellspannung V_S und der gleichen Steigung wie Charakteristik I_R erreicht werden; und die Charakteristik I_S kann entweder durch geeignetes Regulieren der Schwellwertspannung einer speziellen Referenzzelle, welche geeignet in der Speichervorrichtung platziert ist (außerhalb des Feldes 5), oder durch Hinzufügen von zwei Schwellwerten, wie dies später im Detail erklärt wird, erreicht werden.
Um die Charakteristik I_R1 zu erhalten, wird zuallererst eine Differenzcharakteristik I_D = I_R – I_S gleich der Differenz zwischen den Charakteristika I_S und I_R erhalten; eine Charakteristik I_SN (4b) wird durch Verstärken der Charakteristik I_S mit einem Stromspiegel ähnlich zu dem erhalten, welcher den I/V-Wandler 9 bildet; und schließlich werden die Charakteristika I_D und I_SN hinzugefügt, um die Charakteristik I_R1 zu ergeben, wie in 4c gezeigt wird.
Eine Erzeugungsschaltung, welche fähig ist, die obige Charakteristik I_R1 zu erzeugen, wird in 5 gezeigt und nachfolgend beschrieben.
Die Erzeugungsschaltung, welche durch 20 in 5 angezeigt wird, weist zwei Floating-Gate-Typ- (z. B. Flash-) Speicherzellen 21, 22 auf, beide mit der Schwellwertspannung V_TR. Spezieller ausgedrückt, der Quellanschluss liegt mit der Zelle 21 und dem Massebereich an Erde, der Gate-Anschluss ist mit einem Knoten 24 verbunden und der Drain-Anschluss ist mit einem Knoten 26 über eine Sicherheitsschaltung 25 verbunden (um Phänomene zu vermeiden, wie z. B. weiches Schreiben); der Knoten 24 wird über einen diodenangeschlossenen NMOS-Transistor 28 geerdet (Drain- und Gate-Anschlüsse kurzgeschlossen und mit dem Knoten 24 verbunden) und wird mit der Versorgungsleitung 15 über zwei PMOS-Transistoren 29, 30 verbunden; der Transistor 29 wird auch diodenangeschlossen (Drain- und Gate-Anschlüsse kurzgeschlossen und mit dem Knoten 24 verbunden).; der Transistor 30 ist mit seinem Quellanschluss und dem Massebereich mit der Versorgungsleitung 15 verbunden, und der Gate-Anschluss ist mit einem Eingang 31 verbunden, welcher mit einem aktiv-wenn-niedrig-invertierten Freigabesignal ENN beliefert wird; und ein NMOS-Transistor 32 ist mit dem Drain-Anschluss mit dem Knoten 24 verbunden, der Quellanschluss an Erde gelegt und der Gate-Anschluss mit dem Eingang 31 verbunden, um den Knoten 24 im Standby-Modus zu erden und so einen Verbrauch zu vermeiden.
Die Sicherungs- bzw. Schutzschaltung 25 weist auf: einen NMOS-Transistor 33, welcher zwischen dem Drain-Anschluss der Zelle 21 und dem Knoten 26 angeordnet ist; und ein NOR-Gate 34, welches mit einem ersten Eingang an dem Drain-Anschluss der Zelle 21 angeschlossen ist, mit einem zweiten Eingang an dem Eingang 31 angeschlossen ist, und mit dem Ausgang an dem Gate-Anschluss des Transistors 33 angeschlossen ist, so dass, wenn das Signal ENN niedrig ist, das NOR-Gate 34 den Leistungseinschaltpegel des Transistors 33 in bekannter Weise steuert und (mit Hilfe einer negativen Rückkopplung) den Drain-Anschluss der Zelle 21 bei der gewünschten Vorspannung (typischerweise 1 V) hält. Umgekehrt, wenn das Signal ENN hoch ist, zwingt es den Ausgang des NOR-Gates 34, auf niedrig zu schalten, wobei der Transistor 33 ausgeschaltet wird und die Verbindung zwischen dem Knoten 26 und der Zelle 21 abgeschnitten wird.
Ein über eine Diode angeschlossener PMOS-Lasttransistor 35 ist mit seinem Quellanschluss mit der Versorgungsleitung 15 verbunden, die Gate- und Drain-Anschlüsse mit dem Knoten 26 verbunden und hat ein Breiten-/Längenverhältnis W/L = K und ist so angeschlossen, um einen Stromspiegel mit einem PMOS-Lasttransistor 36 und mit einem PMOS-Transistor 37 zu bilden; der Transistor 36 ist mit seinem Quellanschluss mit der Versorgungsleitung 15 verbunden, der Gate-Anschluss mit dem Knoten 26 verbunden, der Drain-Anschluss mit einem Knoten 38 verbun den und hat ein Breiten-/Längenverhältnis W/L = K gleich dem des Ladungstransistors 35; und, über eine Sicherungsschaltung 39, identisch mit der Schaltung 25 und deshalb nicht im Detail beschrieben, ist der Knoten 38 mit dem Drain-Anschluss der Zelle 22 verbunden, welche mit ihrem Gate-Anschluss mit der Versorgungsleitung 15 verbunden ist, und der Quellanschluss und der Massebereich sind geerdet.
Der Knoten 38 ist auch mit dem Drain-Anschluss eines diodenangeschlossenen PMOS-Transistors 40 verbunden, welcher mit seinem Gate-Anschluss auch mit dem Knoten 38 verbunden ist, der Quellanschluss ist mit der Versorgungsleitung 15 verbunden, hat ein Breiten-/Längenverhältnis W/L = K gleich dem der Ladungstransistoren 35 und 36, und bildet eine Stromspiegelschaltung mit einem PMOS-Transistor 44, welcher auch ein Breiten-/Längenverhältnis W/L = K liefert.
Die Transistoren 37 und 44, deren Gate-Anschlüsse jeweils mit den Knoten 26 und 38 verbunden sind, sind mit ihren Quellanschlüssen mit der Versorgungsleitung 15 verbunden, und die Drain-Anschlüsse sind mit einem Knoten 45 verbunden; der Transistor 37 bietet ein Breiten-/Längenverhältnis W/L = N*K, N-mal größer als das des Transistors 35, mit welchem er verbunden ist, um einen Stromspiegel zu bilden; der Transistor 44 liefert ein Breiten-/Längenverhältnis W/L = K, gleich dem des Transistors 40, mit welchem er verbunden ist, um einen Stromspiegel zu bilden; und der Knoten 45 ist über eine Sicherungsschaltung 46, welche identisch zur Schaltung 25 ist und deshalb nicht im Detail beschrieben wird, mit dem Drain-Anschluss eines diodenangeschlossenen natürlichen NMOS-Transistors 48 verbunden (z. B. mit einer niedrigen Schwellwertspannung, welche während der Herstellung unverändert ist). Spezieller ausgedrückt, der natürliche bzw. ursprüngliche Transistor 29 ist mit seinem Quellanschluss an Erde gelegt, und der Gate-An schluss bildet einen Knoten 50 und ist mit dem Drain-Anschluss verbunden.
Der Transistor 48 bildet eine 1 : 1-Strom-Spiegelschaltung mit einem oder mehreren ursprünglichen bzw. nativen NMOS-Transistoren (einer davon mit 51 in 5 bezeichnet), welcher mit den Referenzbitleitungen 8 der verschiedenen Leseschaltungen des Speichers verbunden ist; und K1 in 5 zeigt das Breiten-/Längenverhältnis der Transistoren 48 und 51 an, welches für beide identisch ist. Für ein klareres Verständnis de Verbindung zwischen der erzeugenden Schaltung 20 und der Leseschaltung 1 zeigt 5 auch den Strom-/Spannungswandler 9, die Decodier-, Vorspannungs- und Entzerrschaltung 10 und eine Speicherzelle 4 der 1.
Die Schaltung der 5 arbeitet wie folgt.
Wenn das Signal ENN niedrig ist (Schaltung 20 freigegeben), wird der Transistor 30 eingeschaltet und verbindet den diodenangeschlossenen Transistor 29 mit der Versorgungsleitung 15; der Transistor 32 wird abgeschaltet; und die Ausgänge der NOR-Gates der Sicherheitsschaltungen 25, 39 und 44 werden nicht zu null erzwungen, so dass die Spannung am Knoten 24 irgendwo zwischen der Versorgungsspannung V_CC und Erde liegt, abhängig von der Abmessung der diodenangeschlossenen Transistoren 28, 29. Spezieller ausgedrückt, wenn V_P die Schwellwertspannung des diodenangeschlossenen Transistors 29 ist, gleich dem minimalen Quell-Gate-Spannungsabfall für den Transistor 29, der einzuschalten ist, und von daher die Differenz zwischen der Versorgungsspannung V_CC und der Schwellwertspannung V_P des Transistors gänzlich auf den diodenangeschlossenen Transistor 28 fällt, dann hat die Zelle 21 einen Gate-Quell-Spannungsabfall V_GS von V_CC – V_P. In diesem Fall und im Gedächtnis behaltend, dass die Zelle 21 eine Schwellwertspannung von V_TR bietet, bleibt die Zelle 21 ausgeschaltet, so lange wie die Versor gungsspannung V_CC kleiner als die Summe der Schwellwertspannung V_TR der Zelle 21 und des Spannungsabfalls V_P ist. Oberhalb dieses Versorgungsspannungswertes beginnt die Zelle 21 Strom zu führen, gesteuert durch die Spannung V_GS, und deshalb arbeitet sie wie eine Zelle mit einer Schwellwertspannung V_S von V_TR + V_P.
Aus Obigem geht klar hervor, dass der Strom, welcher durch die Zelle 21 gesteuert wird und im Ladungstransistor 35 fließt, dem Strom I_S in 4a entspricht. Da der Transistor 36 einen 1 : 1-Spiegel mit dem Transistor 35 bildet, ist der Strom, welcher durch den Transistor 36 fließt, gleich I_S; der Strom im Transistor 37 ist gleich N*I_S, aufgrund des Breiten-/Längenverhältnisses des Transistors 37, welcher N-mal größer als der des Ladungstransistors 35 ist, und entspricht deshalb dem Strom I_SN in 4b. Da der Gate-Anschluss der Zelle 22 direkt mit der Versorgungsleitung verbunden ist, ist der Strom, welcher in Zelle 22 fließt, gleich I_R, so dass der Strom, welcher im Transistor 40 fließt, gleich der Differenz zwischen dem Strom I_R, welcher durch die Zelle 22 eingebracht ist, und dem Strom I_S, welcher durch den Transistor 36 geliefert wird, gleich dem Strom I_D in 4b ist; der Strom I_D wird durch den Transistor 44 gespiegelt und an den Knoten 45 zusammen mit dem Strom I_SN geliefert, welcher durch den Transistor 37 geliefert wird; und der native Transistor 48 empfängt und überträgt deshalb den Strom I_R1 in 4c an die Referenzbitleitung 5 über den (die) Transistor (Transistoren) 51.
Der so generierte Strom I_R1 kann deshalb leicht an den Rest der Speichervorrichtung übertragen werden, indem nur eine Referenzschaltung 20 für die gesamten Ausgänge der Vorrichtung genutzt wird.
Als Alternative zu der Anordnung in 5 können die Speicherzellen 21 und 22 außerhalb des Speicherfeldes 5 platziert werden. Spezieller ausgedrückt, im Beispiel der 6 wird ein kleines, z. B. 8 × 8, Zellfeld 53 gebildet, und die Zellen 21, 22 werden aus den innersten Zellen ausgewählt, um die Randeffekte zu reduzieren, und können deshalb während des End-EWS-(Elektrisches-Wafer-Sortier-) Testens der Vorrichtung in bekannter Weise beschrieben oder gelöscht werden.
Da man in der Lage ist, die Schwellwertspannung der Zellen 21, 22 in einer unabhängigen Weise auf den geeignetsten Wert einzustellen, kann der Gate-Anschluss 21 direkt mit der Versorgungsleitung wie die Zelle 22 verbunden werden, so dass damit die Transistoren 28–30 eliminiert werden und direkt der Schwellwert der Zelle 21 auf den gewünschten Wert V_S gesetzt wird. Der Vorteil dieser Lösung liegt in der Schwellwertspannung der Charakteristik I_S (welche, wie bekannt ist, sich mit der Temperatur ändert), abhängig alleine von den Veränderungen einer Komponente (der Zelle 21 selbst) anstatt abhängig von denen der beiden Komponenten (Zelle 21 und Transistor 29 in der Ausführungsform der 5), so dass die Temperaturleistungsfähigkeit bzw. -verhalten des Stromes I_S im Wesentlichen die bzw. das gleiche ist, wie die bzw. das der anderen Größen, welches durch die anderen Komponenten der Vorrichtung (Zelle 22 eingeschlossen) erzeugt wird. Außerdem gestattet die obige Lösung, nur zwei Referenzzellen für die gesamte Speichervorrichtung zu nutzen.
Die Schaltung 20 gestattet deshalb der Leseschaltung 1 in 1, sowohl bei niedriger als auch bei hoher Versorgungsspannung V_CC (die maximale Versorgungsspannung ist theoretisch unbegrenzt) betrieben zu werden, ohne durch eine Begrenzung benachteiligt zu werden. Ferner ist sie einfach, zuverlässig und liefert null Verbrauch im Standby-Modus.
Wenn die Leseschaltung 1 bei niedriger Versorgungsspannung arbeitet, ist der Stromfluss in der Schaltung niedrig, jedoch steigt auf der anderen Seite die Zeit, welche benötigt wird, um die kapazitiven Knoten zu laden und entladen, wodurch die Leseoperation langsamer wird. Eine bekannte Lösung, um das Lesen der Zelle zu beschleunigen, ist es, ein Entzerrnetzwerk zu nutzen, um die Knoten 16 und 17 zu verbinden und sie auf die gleiche Spannung in dem ATD-(Address-Transition-Detection- bzw. Adressübergangsdetektier-)Schritt zu bringen, in welchem die Adressen der Speicherzellen schalten (hohes ATD-Pulssignal), bevor sie gelesen werden.
Spezieller ausgedrückt wird in 7 der Schaltkreis 10 in 1 gezeigt, aufgeteilt in eine bekannte Entzerrschaltung 55 und eine bekannte Decodier- und Vorspannungsschaltung 56 (nicht im Detail gezeigt). Die Entzerrschaltung 55 beinhaltet im Wesentlichen ein Paar von Transistoren 60, 61, welche zwischen der Versorgungsleitung 15 und den zugehörigen Knoten 16, 17 angeschlossen sind; und einen Anschlusstransistor 62, welcher zwischen den Knoten 16 und 17 angeschlossen ist. Spezieller ausgedrückt, die Transistoren 60–62 sind native (Niedrig-Schwellwert-)NMOS-Transistoren; die PMOS-Sicherungstransistoren 64, 65 sind zwischen der Versorgungsleitung 15 und den jeweiligen Transistoren 60 und 61 platziert; und beide Transistoren 64, 65 sind mit den Gate-Anschlüssen an Erde gelegt, so dass sie immer eingeschaltet sind und für das Schützen der jeweiligen nativen Transistoren 60, 61 gegenüber Spannungsspitzen aus der Versorgungsleitung 15 sorgen.
Die Gate-Anschlüsse der Transistoren 60, 61, 62 werden alle mit dem Signal ATD versorgt, so dass sie in dem Zeitintervall, in welchem das ATD-Signal hoch ist, eingeschaltet sind und die Knoten 16 und 17 auf eine Spannung bringen, welche im Wesentlichen gleich der hohen Spannung des Signals ATD (z. B. 3 V) ist, niedriger als die Schwellwertspannung (Spannungsabfall V_GS zwischen den Gate- und Quellanschlüssen). Am Ende des ATD-Pulses sind deshalb die Knoten 16 und 17 auf der gleichen Spannung, so dass sie schneller auf die Spannung gebracht werden, welche mit dem gelöschten oder geschriebenen Zustand der Feldzelle, welche zu lesen ist, kompatibel ist.
Die tatsächliche bzw. aktuelle (Entzerr-)Spannung, welche an den Knoten 16 und 17 im Entzerrschritt erreicht wird, hängt jedoch von verschiedenen Parametern, wie z. B. der Temperatur und dem Stromfluss in den beiden Zweigen ab, und es gibt keine Möglichkeit, diese genau vorher zu etablieren, sei es zu niedrig oder zu hoch, wodurch der Effekt der Entzerrfunktion auf die Lesezeit verschlechtert wird.
Wenn die Entzerrspannung zu hoch ist (hohe Spannung an den Knoten 16, 17), ist das Lesen der gelöschten Zelle langsam. Spezieller ausgedrückt, bei einer zu hohen Entzerrspannung können die Lasttransistoren 12, 13, welche den I/V-Wandler 9 bilden, ausgeschaltet werden (ungenügender Quell-Gate-Spannungsabfall), so dass, wenn die Entzerrtransistoren 60–62 am Ende des Entzerrschrittes ausgeschaltet werden, kein Stromfluss in dem Ladungstransistor 13 (welcher noch ausgeschaltet ist) vorliegt, wohingegen die Referenzzelle 7 angeschaltet ist und Strom zieht. Ebenso funktionieren die Knoten 16 und 17 so, als wenn die Feldzelle 4, welche zu lesen ist, beschrieben wäre, sogar wenn diese tatsächlich gelöscht ist, so dass, wenn eine gelöschte Zelle gelesen wird, der Leseverstärker zuerst ein falsches Lesen liefert, welches, obwohl es später korrigiert wird, wenn der Wandler 9 eingeschaltet wird, zu einem gewissen Verlust an Zeit und von daher zu einem Anwachsen der Lesezeit führt.
Umgekehrt, wenn das Einstellen der Entzerrspannung zu niedrig ist, werden die Knoten 16 und 17 auf eine zu niedrige Spannung gebracht, so dass das Lesen der beschriebenen Zelle langsam ist. D. h., die Steuerspannung (Quell-Gate-Spannungsabfall) der Lasttransistoren 12, 13 ist so hoch, um die Knoten 16 und 17 auf eine Spannung zu bringen, welche einer gelöschten Zelle 4 . entspricht, sogar, wenn diese tatsächlich beschrieben wird. Im Falle einer beschriebenen Speicherzelle 4 wird ein falsches Anfangssetzen dieser Art anfangs ferner durch die parasitären Kapazitäten zusammengesetzt, welche mit der Bitleitung 6 verbunden sind (welche von der vorher exzessiv niedrigen Spannung auf den korrekten Pegel ansteigen müssen), welche Strom absorbiert, welcher, obwohl klein, durch den Wandler 9 verstärkt wird und am Knoten 17 interpretiert wird, als wäre er aufgrund einer gelöschten Zelle vorhanden. Im Falle einer beschriebenen Zelle und für eine Entzerrspannung zu niedrig, bevor die Schaltung den korrekten Zustand erreicht, verursachen obige zwei Effekte gemeinsam, dass der Leseverstärker ein Lesen entsprechend einer gelöschten Zelle 4 liefert, und welches, obwohl später korrigiert, auch bedeutet, dass das korrekte Lesen nur einige Zeit nach dem Ende des ATD-Pulses erreicht wird.
Um dieses Problem zu lösen, ist Vorsorge für ein adaptives Entzerrnetzwerk zum automatischen Einstellen der Entzerrspannung der Knoten 16 und 17 an einem dazwischenliegenden Punkt getroffen, welcher einem ausgeglichenen Zustand des Feldes und der Referenzzweige entspricht, d. h. der Strom, welcher von der Referenzbitleitung 8 erfordert wird, ist gleich dem Strom, welcher durch den I/V-Wandler 9 geliefert wird. Der obige Zustand wird in dem Sinne ausgeglichen, dass er sich exakt auf halbem Wege zwischen dem Lesezustand der beschriebenen Zelle (Strombedarf durch den Referenzzweig 3 größer als dem – ideal null –, welcher durch den Feldzweig 2 über die Last 13 geliefert wird) und der Lesebedingung der gelöschten Zelle (Stromlieferung durch Last 13 größer als der Strombedarf des Referenzzweiges 3) befindet, so dass die Schaltung in einem ausgezeichneten Zustand ist, um in einer Richtung oder der anderen am Ende des ATD-Pulses unausgeglichen zu sein, abhängig vom Zustand der Feldzelle 4.
Um den obigen ausgeglichenen Zustand zu erreichen, trotz der Unausgeglichenheit aufgrund der Differenz in der Dimensionierung der Lasttransistoren 12 und 13, wird, wie in 8 gezeigt, für einen Erdstrompfad Vorsorge getroffen, welcher mit dem Feldzweig verbunden ist, welcher aktiv beim Entzerrschritt ist und für die gleiche, aber entgegengesetzte Stromunausgeglichenheit sorgt, wie die, die durch den I/V-Wandler 9 hergestellt wird. Spezieller ausgedrückt, in 8 wird die Schaltung 10 in 1 in ihre drei Komponenten aufgeteilt gezeigt: Bekannte Entzerrschaltung 55; Vorspannungsschaltung 71 (ähnlich zu den Schaltungen 25, 39, 46 in 5) zum Verhindern von weichem Schreiben; und Decodierschaltung 72. Ein Knoten 74 wird zwischen der Vorspannungsschaltung 71 und der Decodierschaltung 72 geliefert; ein Ausgleichzweig 75 wird zwischen dem Knoten 74 und der Erde geliefert, um einen Erdpfad zu definieren, und weist einen NMOS-Auswahltransistor 76 und einen nativen NMOS-Ausgleichstransistor 77 auf; der Auswahltransistor 76 ist mit seinem Drain-Anschluss mit dem Knoten 74 verbunden, der Gate-Anschluss wird mit dem Signal ATD versorgt und der Quellanschluss ist mit dem Drain-Anschluss des ausgleichenden Transistors 77 verbunden; und der Ausgleichstransistor 77 ist mit seinem Quellanschluss mit Erde verbunden, und der Gate-Anschluss ist mit dem Knoten 50 der Erzeugungsschaltung 20 in 5 verbunden. In der Praxis ist der Ausgleichstransistor 77, ähnlich wie der Transistor 51 an die Referenzbitleitung 8 angeschlossen ist, angeschlossen, um einen Stromspiegel mit dem Transistor 48 der Schaltung 20 zu bilden, aber er liefert ein Breiten-/Längenverhältnis, welches N-mal kleiner ist als der Transistor 51, d. h. ist gleich zu K1/N.
Bei dem Entzerrschritt, wenn das Signal ATD hoch ist und das Entzerrnetzwerk 55 aktiv ist, ist deshalb auch der Ausgleichszweig 75 aktiv, und der Ausgleichstransistor 77 zieht einen Strom I_B, welcher N-mal kleiner als der Strom I_R1 ist, welcher vom Transistor 51 gezogen wird; der Strom B, welcher durch den Lasttransistor 12 des I/V-Wandlers 9 geliefert wird, wird gespiegelt, wird N-mal vervielfacht, durch den Lasttransistor 13, so dass er dem Strom I_R1 entspricht, welcher durch den Transistor 51 gezogen wird; die Leseschaltung ist deshalb ausgeglichen, wobei die Knoten 16 und 17 bei einer Spannung, welche auf halbem Wege zwischen dem jeweiligen, die einer beschriebenen und einer gelöschten Zelle entsprechen, sind, so dass die Lasttransistoren weder exzessiv ein- noch ausgeschaltet sind; daher ist, wenn am Ende des ATD-Pulses die Transistoren 60, 61, 62 und 76 ausgeschaltet sind (wobei das Entzerrnetzwerk 55 und der Ausgleichszweig 75 gesperrt werden), die Leseschaltung bereit, den aktuellen Zustand der Zelle 4, welche zu lesen ist, zu detektieren, mit keiner der Verzögerungen aufgrund unerwünschten Anfangsschaltens, wie oben beschrieben.
Um die Lesegeschwindigkeit zu zeigen, welche aufgrund des Ausgleichszweiges 75 erreichbar ist, zeigt 9 den Unterschied im Spannungsverhalten beim Referenzknoten 17, wobei die Schaltungen der 7 und 8 genutzt werden und bezogen auf eine gelöschte Feldzelle 4. In 9 zeigt V₁₆ die Spannung am Knoten 16; V₁₇ die Spannung am Knoten 17 sowohl in den Schaltungen der 7 und 8; V₁₇' die Spannung am Knoten 17 in der Schaltung der 7; und V₁₇'' die Spannung am Knoten 17 in der Schaltung der B. Wie gezeigt wird, ist die Spannung V₁₇, in Gegenwart des ATD-Pulses, gleich V₁₆ in beiden Schaltungen. Auf der anderen Seite fällt am Ende des ATD-Pulses die Spannung V₁₇' in der Schaltung der 7 für eine vorgegebene Zeit unter V₁₆, wodurch ein falsches Anfangslesen verursacht wird, und erfordert eine zusätzliche Lesezeit, um den korrekten (hohen) Wert zu erreichen; wohingegen die Spannung V₁₇'' in der Schaltung der 8 die korrekte Spannung viel schneller erreicht, wodurch ein korrektes Lesen sofort geliefert wird und so die Lesezeit verglichen mit der Schaltung der 7 in großem Umfang reduziert wird.
Ebenso wird die dynamische Niedrigspannung-Leistungsfähigkeit mit der Leseschaltung verstärkt und ist vergleichbar mit der, welche bei hoher Spannung und daher mit hohem Strom erreichbar ist.
Es ist klar, dass Veränderungen im Verfahren und in der Schaltung, wie sie beschrieben wurde und hier dargestellt wurde, gemacht werden können, ohne jedoch vom Umfang der vorliegenden Erfindung abzuweichen. Im Speziellen kann die Entzerrschaltung auch auf Leseschaltungen, mit den Lasten unausgeglichen in entgegengesetzter Weise zu der beschriebenen und/oder charakterisiert durch Einzelsteigungs-Referenzsignale angewendet werden, und irgendeines der Elemente kann durch technische Äquivalente ersetzt werden.

Claims

In einer nichtflüchtigen Speicherzellen-Leseschaltung, welche eine Stromspiegelschaltung (9) aufweist, welche wiederum aufweist: einen ersten und zweiten Lasttransistor (12, 13), welcher zwischen einer ersten Referenzpotenzialleitung (15) und einem jeweiligen ersten (16) und zweiten (17) Ausgangsknoten angeordnet ist, wobei der erste Lasttransistor (12) einen ersten Dimensionsparameter besitzt, wobei der zweite Lasttransistor (13) einen zweiten Dimensionsparameter besitzt, wobei die ersten und zweiten Dimensionsparameter das Breite-zu-Länge-Verhältnis jeweils des ersten und des zweiten Lasttransistors sind, wobei die zweiten und ersten Dimensionsparameter ein Verhältnis von N definieren, wobei N eine vorher festgelegte Zahl ist, wobei der zweite Ausgangsknoten (17) mit einer Referenzerzeugenden Schaltung (20, 51) verbunden ist, welche einen Referenzstrom (I_R1) erzeugt, welcher eine vorher festgelegte Charakteristik besitzt und wobei der erste Ausgangsknoten (16) mit wenigstens einer Speicherzelle (4), welche zu lesen ist, verbunden ist; und eine Entzerrschaltung (55), welche mit dem ersten und zweiten Ausgangsknoten verbunden ist, ein Entzerrverfahren, welches den Schritt des zeitweiligen Vorspannens der ersten und zweiten Ausgangsknoten (16, 17) bei einem gleichen Spannungswert vorspannt, dadurch gekennzeichnet, dass während des zeitweiligen Vorspannungsschrittes ein Entzerrstrom (I_B) erzeugt wird, welcher zwischen dem ersten Ausgangsknoten (16) und einer zweiten Referenzpotenzialleitung fließt; wobei der Entzerrstrom und der Referenzstrom ein Verhältnis von 1/N aufgrund der ersten und zweiten Dimensionsparameter bieten, welche unterschiedlich sind.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass N eine Zahl größer als eins ist.
Nichtflüchtige Speichervorrichtung, welche wenigstens eine Speicherzelle und eine Leseschaltung aufweist, welche aufweist: eine erste Stromspiegelschaltung (9), welche einen ersten und zweiten Lasttransistor (12, 13) aufweist, welcher zwischen einer ersten Referenzpotenzialleitung (15) und einem jeweiligen ersten (16) und zweiten (17) Ausgangsknoten angeordnet ist, wobei der erste Lasttransistor (12) einen ersten Dimensionsparameter besitzt, wobei der zweite Lasttransistor (13) einen zweiten Dimensionsparameter besitzt, wobei die zweiten und ersten Dimensionsparameter, welche das Breite-zu-Länge-Verhältnis jeweils der ersten und der zweiten Lasttransistoren sind, welche gegenseitig unterschiedlich sind und welche ein Verhältnis von N definieren, wobei N eine vorher festgelegte Zahl ist; wobei der erste Ausgangsknoten (16) mit wenigstens einer Speicherzelle (4), welche zu lesen ist, verbunden ist, und der zweite Ausgangsknoten (17) mit einer Referenzerzeugenden Stufe (20, 51) verbunden ist, welche einen Referenzstrom (I_R1) erzeugt, welcher eine vorher festgelegte Charakteristik besitzt; und eine Entzerrschaltung (55), welche mit den Ausgangsknoten verbunden ist; dadurch gekennzeichnet, dass die Entzerrschaltung einen stromausgleichenden Zweig (75) aufweist, welcher zwischen dem ersten Ausgangsknoten (16) und einer zweiten Referenzpotenzialleitung angeschlossen ist und welcher einen Entzerrstrom (I_B) erzeugt; wobei der Entzerrstrom und der Referenzstrom ein Verhältnis von 1/N bieten.
Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Referenz-erzeugende Stufe einen Steuerknoten (50) bietet, welcher an die Steueranschlüsse eines ersten und zweiten Transistorelements (77, 51) angeschlossen ist; wo bei das erste Transistorelement (77) zwischen dem ersten Ausgangsknoten (16) und der zweiten Referenzpotenzialleitung angeschlossen ist; und wobei das zweite Transistorelement (51) zwischen dem zweiten Ausgangsknoten (17) und der zweiten Referenzpotenzialleitung angeschlossen ist.
Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass das erste und zweite Transistorelement (77, 51) einen nativen MOS-Transistor aufweisen.
Vorrichtung nach Anspruch 4 oder 5, gekennzeichnet durch ein gesteuertes Schaltelement (76), welches zwischen dem ersten Transistorelement (77) und dem ersten Ausgangsknoten (16) angeordnet ist und welches einen Steueranschluss besitzt, welcher ein Entzerrfreigabesignal (ATD) empfängt.
Vorrichtung nach einem der vorangehenden Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die Referenz-erzeugende Stufe (20, 51) wenigstens eine Referenzspeicherzelle (22), welche ein Referenzzellsignal (I_A) erzeugt, welches eine vorher festgelegte Charakteristik besitzt, und eine Anschluss- bzw. Verbindungsschaltung (40, 37, 48, 51, 77) aufweist, welche wenigstens eine zweite Stromspiegelschaltung (40, 37) aufweist, welche einen ersten und zweiten Referenzknoten (38, 45) besitzt, welcher jeweils mit der Referenzspeicherzelle (22) und mit einem dritten Transistorelement (48) verbunden ist, welches mit den ersten und zweiten Transistorelementen (77, 51) eine vierte Stromspiegelschaltung bildet.
Vorrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass die ersten und zweiten Lasttransistoren (12, 13) MOS-Transistoren vom ersten Kanaltyp sind; dass der Dimensionsparameter das Kanalbreiten-/-längenverhältnis aufweist; und dadurch, dass die ersten und zweiten Transistorelemente (77, 51) jeweils einen MOS-Transistor von einem zweiten Kanaltyp aufweisen; wobei das zweite Transistorelement (51) ein Dimensionsverhältnis gleich einer vorher festgelegten Zahl K1 besitzt; und wobei das erste Transistorelement (77) ein Dimensionsverhältnis von K1/N bietet.
Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass der erste Lasttransistor (12) diodenangeschlossen ist und die Zahl N eine Zahl größer als eins ist.