DE3826418C2 - - Google Patents

Description

Die Erfindung betrifft einen Leseverstärker nach dem Oberbegriff des Patentanspruches 1 und eine Verwendung des Leseverstärkers.

Die Erfindung ist auf eine Halbleiterspeichereinrichtung vom MOS-Typ mit einem MOS-Transistor und insbesondere auf einen dynamischen MOS-RAM (RAM: Random Access Memory, Direktzugriffs­ speicher) anwendbar.

Nachstehend wird eine Beschreibung mit Bezug auf den dynamischen MOS-RAM gegeben, der ein Hintergrund der vorliegen­ den Erfindung ist.

Fig. 1 ist ein Blockdiagramm eines Beispiels einer Schaltung eines dynamischen 1-M-bit-RAM mit 1 048 576 Speicherzellen. Mit Bezug auf Fig. 1 wird nachstehend eine Zusammenfassung des grundsätzlichen Betriebs des dynamischen RAM gegeben.

Ein Taktgenerator 10 erhält von einer CPU (Central Processing Unit, Zentrale Steuereinheit) ein -Signal (Row Address Strobe signal, Zeilenadressierabtastsignal) und ein -Signal (Column Address Strobe signal, Spaltenadressierabtastsignal) und erzeugt Taktsignale Φ₁ und Φ₂. Bei normalem Lese/Schreib­ betrieb des dynamischen RAM erhält ein Adressierpuffer 21 externe Adressiereingangssignale A₀ bis A₉ im Zeitmultiplex und legt interne Adressiersignale A₀ bis A₉ im Zeitmultiplex an einen Zeilendekodierer 22 und einen Spaltendekodierer 23. Der Zeilendekodierer 22 und der Spaltendekodierer 23 dekodieren die internen Adressiersignale A₀ bis A₉ und legen die dekodierten Signale an eine Speicherzellenanordnung 25 und an eine Eingangs-/Ausgangssteuerung 24. Der Schreibbetrieb für die Ein­ gangsdaten und der Lesebetrieb für die Ausgangsdaten werden für eine Speicherzelle mit wie oben beschrieben bezeichneter Adresse ausgeführt. Dateneingangspuffer 26 empfangen die Ein­ gangsdaten und übertragen die Eingangsdaten über die Eingangs-/Ausgangssteuerung 24 an die Speicherzelleneinrichtung 25 und die Leseverstärker als Antwort auf ein Taktsignal. Ande­ rerseits erhalten die Datenausgangspuffer 27 die Daten über die Leseverstärker und die Eingangs-/Ausgangssteuerung 24 von der Speicherzellenanordnung 25 und geben die Ausgangsdaten als Antwort auf ein Taktsignal ab.

Fig. 2 ist ein Blockschaltbild eines größeren Abschnittes eines dynamischen RAM.

Gemäß Fig. 2 weist der größere Abschnitt des dynamischen RAM eine Anordnung mit einer Mehrzahl von Speicherzellen, die als Speicherabschnitt dienen, einen Zeilendekodierer und einen Spaltendekodierer zum Auswählen einer Adresse für jede Speicherzelle und einen peripheren Schaltungsabschnitt mit einem mit Dateneingangs- und -ausgangspuffern verbundenen Leseverstärker auf. Die Mehrzahl der als Speicherabschnitt dienenden Speicherzellen ist mit Kreuzungspunkten aus mit dem Zeilendekodierer verbundenen Wortleitungen und mit dem Spalten­ dekodierer verbundenen Bitleitungen verbunden, wobei diese Wort- und Bitleitungen eine Matrix bilden. Die oben genannte Anordnung ist damit eingerichtet.

Nun wird ein Betrieb des dynamischen RAM beschrieben. Wenn eine Wortleitung und eine Bitleitung vom Zeilendekodierer und vom Spaltendekodierer als Antwort auf ein extern angelegtes Zeilen­ adressiersignal und Spaltenadressiersignal ausgewählt sind, wird eine Speicherzelle am Kreuzungspunkt der Wortleitung und der Bitleitung ausgewählt, und eine Information wird durch den Leseverstärker aus der Speicherzelle ausgelesen oder in die Speicherzelle eingeschrieben. Für die detaillierte Beschreibung von dynamischem RAM kann auch das US-Patent Nr. 39 40 747 mit dem Titel "High Density, High Speed Random Access Read-Write Memory" Bezug genommen werden.

Nun wird der grundlegende Betrieb des Leseverstärkers beschrie­ ben. Gemäß Fig. 2 ist ein Paar Bitleitungen, von denen jede eine Mehrzahl von Speicherzellen und eine Blindzelle aufweist, mit einem Leseverstärker verbunden. Die Blindzelle ist eine Zelle mit demselben Aufbau wie die Speicherzelle, aber mit ge­ ringerer Kapazität des Kondensators. Die Speicherzelle bestimmt die Anwesenheit bzw. Abwesenheit von Signalladungen je nachdem, ob in dem die Speicherzelle darstellenden Kondensator Ladung gespeichert ist oder nicht. Das Potential der Bitleitung, mit der die Speicherzelle verbunden ist, ändert sich je nachdem, ob im Speicherzellenkondensator Ladungen gespeichert sind oder nicht. Der Leseverstärker erfaßt das Potential der mit der Speicherzelle verbundenen Bitleitung der beiden mit ihm verbundenen Bitleitungen und erfaßt das Potential der mit der Blindzelle verbundenen Bitleitung der beiden Bitleitungen. Der geringe Potentialunterschied zwischen den beiden Bitleitungen wird vom Leseverstärker verstärkt, wodurch die Anwesenheit bzw. Abwesenheit von Information darstellenden Ladungen in der Spei­ cherzelle bestimmt wird.

Der Leseverstärker bestimmt die Anwesenheit bzw. Abwesenheit von Information darstellenden Ladungen in folgender Weise. Fig. 3 zeigt einen Leseverstärker und zwei mit diesem verbundene Bitleitungen. Gemäß Fig. 3 werden zunächst die beiden Bit­ leitungen B1 und B2 zum Einnehmen eines Schwimmzustands im Voraus auf das gleiche Potential V_P geladen. Eine bestimmte Wortleitung W_N wird ausgewählt, und die Speicherzelle Q_NX und eine Bitleitung B2 werden leitend gemacht. Es sei angenommen, daß in der Speicherzelle Q_NX Information darstellende Ladungen gespeichert sind ("H" wird diesem Zustand zugeordnet, während "L" dem entgegengesetzten Zustand zugeordnet wird). Das Potential der Bitleitung B2 ändert sich um ΔV_H. Vor dem Lesen wird die Blindzelle auf den "L"-Zustand gebracht. Der Grund dafür ist, daß das Potential der Bitleitung B1 von der Blindzelle als Referenzsignal benutzt wird. Und zwar wird beim Lesen die Wortleitung R_X, mit der die Blindzelle verbunden ist, ebenfalls ausgewählt. Das Potential der Bitleitung B1, mit der die Blindzelle verbunden ist, ändert sich um ΔV_D. Der Potentialunterschied zwischen den beiden Bitleitungen wird im Leseverstärker verglichen, wodurch bestimmt wird, ob die in der Speicherzelle gespeicherten Daten "H" oder "L" sind.

Der auf den jeweiligen Bitleitungen B1 und B2 erscheinende Potentialunterschied zu V_P würde durch die folgenden Gleichungen dargestellt werden:

• (1) speicherzellenseitig wobei
  ΔV_H: erhöhter Spannungswert des Bitleitungspotentials
  C_S: Kondensatorkapazität der Speicherzelle
  C_B: Kondensatorkapazität der Bitleitung wobei
  ΔV_L: gesenkter Spannungswert des Bitleitungspotentials
• (2) blindzellenseitig wobei
  ΔV_D: der Betrag des Spannungswechsels in der Blindzelle
  C_D: Kapazitätswert der Blindzelle

Der Leseverstärker bestimmt die Anwesenheit bzw. Abwesenheit von Information darstellenden Ladungen in der Speicherzelle in der oben beschriebenen Weise. Um die oben beschriebene Funktion zu erhalten, muß der Leseverstärker folgende Funktionen auf­ weisen:

• 1) Fähigkeit kleine Spannungsänderungen zu erfassen
• 2) hohe Betriebsgeschwindigkeit
• 3) großer Betriebsspannungsbereich
• 4) kleine Belegungsfläche

Fig. 4 zeigt eine Grundschaltung des Leseverstärkers. Die Grundschaltung des Leseverstärkers wird mit Bezug auf Fig. 4 beschrieben. Die Grundschaltung des Leseverstärkers weist folgendes auf: In Reihe mit den Bitleitungen B1 und B2 ver­ bundene n-Kanal-MOS-Transistoren Q1 und Q2 zum Aufbau des Verstärkerabschnitts, wobei jeder als Antwort auf das Potential der anderen Bitleitung arbeitet; eine mit der Drainseite der n-Kanal-Transistoren Q1 und Q2 verbundene Leitung S₂ zum Entladen des Potentials auf die Bit­ leitungen B1 und B2; eine mit den Bitleitungen B1 und B2 verbundene Eingangs-/Ausgangsleitung zum Übertragen der Potentialdifferenz auf die Leseschaltung; PES- und PEP-Leitungen zum Anlegen eines vorgeschriebenen Vorla­ dungspotentials an die Bitleitungen B1 und B2; und eine Lade­ schaltung zum Laden der Bitleitungen B1 und B2. Ein PES (Precharge Equalizing Signal, Vorladungsausgleichsignal) wird an die PES-Leitung angelegt, um die beiden Bitleitungen B1 und B2 auf das gleiche Potential zu bringen, und die Transistoren Q3 und Q4 werden leitend gemacht. Ein vorgeschriebenes Potential V_P wird von der Vorladungsausgleichsspannungsversor­ gung (PEP, Precharge Equalizing Power Supply) an die Bitleitung B1 und B2 gelegt, wodurch die Bitleitung B1 und B2 in den Schwimmzustand gebracht werden. Eine bestimmte Wortleitung R_XN wird ausgewählt, und eine bestimmte Speicherzelle Q_NX wird ausgewählt. Es sei angenommen, daß in der Speicherzelle Q_NX Information darstellende Ladungen gespeichert sind. Und zwar wird angenommen, daß sich die Speicherzelle Q_NX im "H"-Zustand befindet. Damit ändert sich das Potential der Bitleitung B2 um ΔV_H, wie in Gleichung (1) angegeben ist. Gleichzeitig wird die mit der Blindzelle D_XO verbundene Wortleitung DMRX_O ausgewählt, und die mit der anderen Bitleitung B1 verbundene Blindzelle D_XO wird ausgewählt. Die Blindzelle D_XO wird vor dem Lesen stets in den "L"-Zustand gebracht. Der Grund dafür ist, daß die Ausgangsspannung der Blindzelle für das Lesen als Re­ ferenzspannung benutzt wird. Folglich ändert sich die Spannung der Blindzelle um V_H, wie in Gleichung (3) angegeben ist.

Fig. 5 zeigt schematisch den vom Leseverstärker ausgeführten Spannungsvergleich. Gemäß Fig. 5 ist in dem vorstehend be­ schriebenen Fall die Spannung der Bitleitung B2, mit der die Speicherzelle im "H"-Zustand verbunden ist, V_P+ΔV_H. Unterdessen ist die Spannung der Bitleitung B1, mit der die Blindzelle verbunden ist, gleich V_P+ΔV_D. Die Spannungen der beiden Bitleitungen werden miteinander verglichen, und es wird bestimmt, ob in der Speicherzelle Information darstellende Ladungen gespeichert sind oder nicht. Im vorliegenden Beispiel ist V_P+ ΔV_H<V_P+ΔV_D. Folglich ist festgestellt, daß sich die Speicherzelle im "H"-Zustand befindet. Der Leseverstärker arbeitet, wodurch das Potential des Punktes B, welches das niedrigere Potential der Knoten A und B ist, durch den Transistor Q2 und S2 entladen wird. Das Potential von S2 wird mit optimaler Geschwindigkeit allmählich gesenkt, um zu ver­ hindern, daß das Potential des Punktes A, welches das höhere Potential ist, entladen wird. Und wenn der Potentialunterschied zwischen den Knoten A und B hinreichend groß ist, wird das Potential von S2 schnell auf 0 V abgesenkt. Unterdessen ist die Gateelektrode des Transistors Q1 mit dem Knoten B2 verbunden. Dadurch wird der Knoten A in gewissem Maße durch den Transistor Q1 entladen, und das Potential des Knotens A wird gesenkt, bevor das Potential des Knotens B 0V erreicht. Danach wird der Transistor Q1 nichtleitend. Anschließend beginnt die Ladungsschaltung ihren Betrieb. Nur die Bitleitung B2, mit welcher die Speicherzelle bei hohem Potential verbunden ist, wird wieder auf V_cc aufgeladen. Folglich wird die Speicherzelle vollständig in den "H"-Zustand zurückgebracht. Die Schaltung ist so aufgebaut, daß die Bitleitung B1 auf der Seite geringeren Potentials nicht wieder aufgeladen wird.

Vorstehend beschrieben ist der Betrieb des Leseverstärkers, wenn die Speicherzelle sich im "H"-Zustand befindet. Befindet sich die Speicherzelle im "L"-Zustand, ist die Spannung der Bitleitung B2 V_P+ΔV_L, wobei V_P+ΔV_L<V_P+ΔV_D ist. Folglich wird bestimmt, daß die Speicherzelle sich im "L"-Zustand befindet. Anschließend führt der Leseverstärker den Betrieb entgegengesetzt dem vorstehenden aus.

Der Leseverstärker ist wie vorstehend beschrieben aufgebaut und arbeitet wie vorstehend beschrieben. Die Anwesenheit bzw. Ab­ wesenheit von Signalladungen in der Speicherzelle wird auf der Grundlage der Werte ΔV_H und ΔV_L bestimmt. Wie in den Gleichungen (1) bis (3) dargestellt ist, sind die Werte ΔV_H und ΔV_L nicht nur durch die Kondensatorkapaziät C_S der Speicherzelle, sondern auch durch die Kondensatorkapazität C_B der Bitleitungen bestimmt. Wenn also die Kondensator­ kapazität C_B der Bitleitung groß ist, braucht der Lesever­ stärker viel Zeit zum Verstärken der geringen Spannungsunter­ schiede ΔV_H, ΔV_L und ΔV_D.

Aus IEEE Journal of Solid-State Circuits, Band SC-16, Nr. 5, Oktober 1981, Seiten 479 bis 487 sind ein Leseverstärker und ein Verfahren zum Verstärken einer Spannung durch einen Leseverstärker der eingangs beschriebenen Art bekannt. Bei dem bekannten Gegenstand sind die Bitleitungen einerseits direkt mit dem Leseverstärker verbunden, andererseits sind sie mit Übertragungseinrichtungen zum Ausgeben der in den Speicherzellen gespeicherten Informationen verbunden. Der Leseverstärker muß daher die Übertragungseinrichtungen durch die Bitleitungen hindurch mit der Spannung beaufschlagen. Daher tritt bei dem bekannten Gegenstand das oben beschriebene Problem auf, daß nämlich der Leseverstärker viel Zeit zum Verstärken der geringen Spannungsunterschiede braucht.

Aus der US 42 91 392 ist es zwar bekannt, zwischen die jeweiligen Bitleitungen und den Leseverstärker Schalteinrichtungen zu setzen. Diese Schalteinrichtungen bestehen aus N-Kanal-MOS-Transistoren, deren Gate von einer positiven Spannung beaufschlagt ist. Die Schalteinrichtung, die die Bitleitung mit niedrigem Potential mit dem Leseverstärker verbindet, ist leitend. Daher wird der Leseverstärker durch die Gesamtkapazität der Bitleitung und der damit verbundenen Übertragungseinrichtung beeinflußt. Es treten die gleichen oben diskutierten Probleme auf, daß nämlich die große Kapazität der Bitleitung die Zeit verlängert, die der Leseverstärker braucht, um die kleinen Spannungsunterschiede zu verstärken. Des weiteren besteht das Problem bei einem N-Kanal-MOS-Transistor mit positiv vorgespanntem Gate, daß die Spannung auf der Bitleitung nicht unter die Schwellenspannung absinken kann.

Aus der US 40 53 873 ist es ebenfalls bekannt, zwischen dem Leseverstärker und der Bitleitung, die auf ihrer anderen Seite mit Übertragungseinrichtungen verbunden ist, eine Trenneinrichtung vorzusehen. Auch hier ist bei leitender Verbindung der Trenneinrichtung der Leseverstärker mit der gesamten Kapazität von Bitleitung und Übertragungseinrichtung beaufschlagt. Dadurch wird auch in diesem Fall der Leseverstärker langsamer.

Aus dem IBM Technical Disclosure Bulletin, Band 27, Nr. 4B, September 1984, Seiten 2632 bis 2635 ist es bekannt, die Felddatenbitleitungen von der Leseverstärkereinrichtung nach der Lesetätigkeit abzukoppeln, so daß relativ schnell das Wiederauffrischen der Speicherzellen über die gleichen Bitleitungen durchgeführt werden kann.

Es ist daher Aufgabe der Erfindung, einen Leseverstärker zu schaffen, der einen einfachen Aufbau aufweist und trotzdem nur eine geringe Zeit zum Verstärken der Spannungsdifferenz auf den Bitleitungen benötigt, und eine Verwendung hierfür anzugeben.

Diese Aufgabe wird gelöst durch einen Leseverstärker, der durch die Merkmale des Patentanspruches 1 gekennzeichnet ist. Ein derartiger Leseverstärker ist vorteilhaft in einem dynamischen Halbleiter-Direktzugriffsspeicher zu verwenden.

Da der Leseverstärker die oben beschriebenen Elemente aufweist, wird der Verstärker durch die Schalteinrichtung von der ersten und der zweiten Bitleitung abgetrennt. Wenn der Leseverstärker den Potentialunterschied erfaßt, wird der durch die Bitlei­ tungskapazität und die Speicherzellenkapazität bestimmte Po­ tentialunterschied als Bezug verwendet. Nachdem der Lesever­ stärker das Lesen beginnt, arbeitet die Schalteinrichtung auf der Seite des geringeren Potentials in Antwort auf das Potential der Bitleitung, wodurch der Verstärker von der Bit­ leitung mit geringerem Potential wie oben beschrieben abgetrennt wird. Dadurch wird die im Lesebetrieb von der Bit­ leitungskapazität abgeleitete Zeitverzögerung nicht erzeugt. Damit kann ein Leseverstärker zur Verfügung gestellt werden, der für Hochgeschwindigkeitsbetrieb geeignet ist.

In einer bevorzugten Ausführungsform weist der Verstärker einen mit der ersten Bitleitung in Reihe geschalteten n-MOS- Transistor, der in Antwort auf die zweite Bitleitung arbeitet, einen mit der zweiten Bitleitung in Reihe geschalteten n-Mos- Transistor, der in Antwort auf die erste Bitleitung arbeitet, auf, und die erste und die zweite Schaltungseinrichtung weisen p-MOS-Transistoren mit an Masse liegenden Gates auf.

Da der bevorzugte Leseverstärker die oben beschriebenen Elemente aufweist, trennt der mit der Bitleitung niedrigeren Potentials verbundene erste bzw. zweite p-MOS-Transistor nach einer gewissen Zeit. Daher ist der Leseverstärker nach einer vorgeschriebenen Zeit vollständig von der Bitleitung niedrigeren Potentials getrennt. Folglich ist ein Leseverstärker mit einfachem Aufbau zur Ver­ fügung gestellt, der für Hochgeschwindigkeitsbetrieb geeignet ist.

Es folgt die Beschreibung eines Ausführungsbeispiels der Erfindung anhand der Figuren. Von den Figuren zeigt:

Fig. 1 ein Blockschaltbild eines Beispiels einer verein­ fachten Schaltung eines dynamischen RAM

Fig. 2 ein Blockschaltbild eines größeren Abschnitts eines dynamischen RAM

Fig. 3 eine schematische Darstellung zum Beschreiben des Betriebs des Leseverstärkers

Fig. 4 ein Schaltbild einer Grundschaltung des Lesever­ stärkers

Fig. 5 schematisch den vom Leseverstärker durchgeführten Vergleich der Spannungen

Fig. 6A den Hauptabschnitt einer Ausführungsform des erfindungsgemäßen Lese­ verstärkers

Fig. 6B die den Abschnitten von Fig. 6A entsprechenden Abschnitte eines Leseverstärkers

Fig. 7 ein Diagramm zum Erläutern des Betriebs des er­ findungsgemäßen Leseverstärkers.

Ein größerer Abschnitt der Leseverstärker­ schaltung ist in Fig. 6A dargestellt. Der entsprechende Ab­ schnitt einer anderen Leseverstärkerschaltung ist in Fig. 6B dargestellt.

Gemäß Fig. 6A weist der Leseverstärker mit den Bitleitungen B1 und B2 in Reihe verbundene n-Kanal-MOS-Transistoren Q1 und Q2 zum Verstärken des Potentialunterschiedes zwischen den Bitlei­ tungen B1 und B2, wobei jeder in Antwort auf das Potential der anderen Bitleitung arbeitet, und jeweils in Reihe zwischen den Bitleitungen B1 bzw. B2 und den n-Kanal-MOS-Transistoren Q1 bzw. Q2 liegende p-Kanal-MOS-Transistoren Q5 und Q6, die in Bezug auf das Massepotential arbeiten, auf. Die Drainseiten der n-Kanal-MOS-Transistoren Q1 und Q2 sind mit einem n-Kanal-MOS- Transistor Q7, der zum Ableiten des Potentials auf den Bitlei­ tungen B1 und B2 an Masse liegt, verbunden. Weiterhin sind die n-Kanal-MOS-Transistoren Q1 und Q2 mit den zu einer Übertragungseinrichtung gehörenden Signalübertra­ gungsleitungen L1 und L2, die mit der Eingangs-/Ausgangssteue­ rung (siehe Bezugszeichen 24 in Fig. 1) verbunden sind, zum Erfassen des Potentials auf den beiden Bitleitungen B1 und B2 verbunden. Im Unterschied zu dem in Fig. 6B gezeigten Lesever­ stärker ist jeweils zwischen den Bitleitungen B1 und B2 einer­ seits und den n-Kanal-MOS-Transistoren Q1 und Q2 andererseits ein p-Kanal-MOS-Transistor Q5 bzw. Q6 vorgesehen, der den ver­ stärkenden Abschnitt darstellt.

Fig. 7 zeigt den Betriebszustand des erfindungsgemäßen Lese­ verstärkers. Die Abszisse stellt die Zeit dar, während die Ordinate das Potential der Bitleitung darstellt. Die Betriebs­ eigenschaften des Leseverstärkers von Fig. 6B sind zum Vergleich ebenfalls dargestellt. Nachstehend wird der Betrieb des erfindungsgemäßen Leseverstärkers mit Bezug auf Fig. 7 beschrieben. Zwischen den Bitleitungen B1 und B2 wird ein Potentialunterschied erzeugt, der Transistor Q7 schaltet durch, und der Leseverstärker beginnt zu lesen. Es sei nun angenommen, daß die Bitleitung B1 sich auf "H"-Pegel befindet, während sich die Leitung B2 auf "L"-Pegel befindet. Da die Gates der Transistoren Q5 und Q6 an Masse liegen, befinden sich beide Transistoren Q5 und Q6 im Ausgangszustand. Dies entspricht dem Abschnitt A in Fig. 7. Da sich die Bitleitung B1 auf Hochpegel befindet, schaltet der Transistor Q2 durch. Folglich wird das Potential der sich auf "L"-Pegel befindlichen Bitleitung B2 über den Transistor Q7 entladen. Dadurch nimmt das Potential der Bitleitung B2 allmählich ab. Als ein Ergebnis wird der Transistor Q6 allmählich abgeschaltet. Dieser Zustand entspricht dem Abschnitt B in Fig. 7. Wenn der Pegel der Bitleitung B2 mit dem Schwellenwert des Transistors Q6 zusammenfällt, wird der Transistor Q6 vollständig abgeschaltet. Demzufolge ist die Bitleitung B2 vollständig vom Transistor Q2 getrennt (was dem Punkt E in Fig. 7 entspricht). Von diesem Zeitpunkt an bleibt der Transistor Q6 gesperrt (was dem Abschnitt C in Fig. 7 entspricht). Das bedeutet, daß die Bit­ leitungskapazität C_B keinen Einfluß ausübt, wenn der Lesever­ stärker den Lesevorgang ausführt. Folglich ändern sich die Potentiale der in Fig. 6A gezeigten Punkte b und d in der in Fig. 7 durch die Pfeile b und d gezeigten Weise. Die Potential­ änderung im Punkt a des Leseverstärkers von Fig. 6B ist ebenfalls in Fig. 7 dargestellt. In einem Leseverstärker gemäß Fig. 6B beeinflußt die Kapazität C_B der Bitleitung den Lesebetrieb des Leseverstärkers, und folglich tritt eine Spannungsänderung, wie sie in Fig. 7 dargestellt ist, auf. Im Gegensatz dazu ändert sich die Spannung im Punkt d erfindungs­ gemäß, wie dies durch d in Fig. 7 dargestellt ist. Folglich ist die zum Lesen erforderliche Zeit um die in Fig. 7 gezeigte Zeitspanne T reduziert.

Im vorstehenden wurde die Beschreibung für den Fall gegeben, daß die Bitleitung B1 sich im "H"-Zustand befindet. Befindet sich die Bitleitung B2 im "H"-Zustand, trennt der Transistor Q5 die Bitleitung B1 vom Transistor Q1 ab. Die anderen Punkte ent­ sprechen der vorstehenden Beschreibung.

In der vorliegenden Erfindung ist zwischen dem Leseverstärker und den beiden zum Vergleich dienenden Bitleitungen je ein mit seinem Gate an Masse liegender Transistor vorgesehen. Wenn der Lesevorgang beginnt, wird der Leseverstärker von den Bitlei­ tungen getrennt. Dadurch kann der Einfluß der Bitleitungskapa­ zität auf den Lesevorgang reduziert werden. Folglich kann ein Leseverstärker zur Verfügung gestellt werden, der zum Lesen in einer kürzeren Zeit geeignet ist.

Claims (6)

1. Leseverstärker zum Verstärken eines in einer Speicherzelle gespeicherten Signals zum Lesen, mit
einer ersten Bitleitung (B1), mit der mindestens eine erste Speicherzelle und mindestens eine erste Blindzelle verbunden sind,
einer zweiten Bitleitung (B2), mit der mindestens eine von der ersten Speicherzelle verschiedene zweite Speicherzelle und mindestens eine von der ersten Blindzelle verschiedene zweite Blindzelle verbunden sind,
wobei durch ein Signal von der ersten oder zweiten Speicherzelle und von der ersten oder zweiten Blindzelle zwischen der ersten und der zweiten Bitleitung (B1, B2) ein Potentialunterschied erzeugt wird,
einer mit der ersten und mit der zweiten Bitleitung (B1, B2) verbundenen Verstärkereinrichtung (Q1, Q2) zum Verstärken des Potentialunterschieds, und
einer Übertragungseinrichtung (L1, L2),
gekennzeichnet durch eine jeweils zwischen der Verstärkereinrichtung (Q1, Q2) und der ersten bzw. der zweiten Bitleitung (B1, B2) vorgesehene, in Abhängigkeit vom jeweiligen Potential der ersten bzw. zweiten Bitleitung (B1, B2) arbeitende erste und zweite Schalteinrichtung (Q5, Q6), wobei der Leseverstärker zum Übertragen von durch die Verstärkereinrichtung (Q1, Q2) verstärkten Signalen direkt mit der Übertragungseinrichtung (L1, L2) verbunden ist.

2. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Verstärkereinrichtung (Q1, Q2) eine in Abhängigkeit vom Potential der zweiten Bitleitung (B2) arbeitende dritte Schalteinrichtung (Q1) und eine in Abhängigkeit vom Potential der ersten Bitleitung (B1) arbeitende vierte Schalt­ einrichtung (Q2) aufweist.

3. Leseverstärker nach Anspruch 2, dadurch gekennzeichnet, daß die dritte (Q1) und die vierte (Q2) Schalteinrichtung einen MOS- Transistor eines ersten Leitfähigkeitstyps aufweisen.

4. Leseverstärker nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste und die zweite Schalteinrichtung (Q5, Q6) einen MOS-Transistor eines zweiten Leitfähigkeitstyps aufweisen.

5. Leseverstärker nach Anspruch 4, dadurch gekennzeichnet, daß der MOS-Transistor des ersten Leitfähigkeitstyps einen MOS- Transistor vom n-Typ aufweist und daß der MOS-Transistor des zweiten Leitfähigkeitstyps einen MOS-Transistor vom p-Typ mit an Masse liegender Gateelektrode aufweist.

6. Leseverstärker nach einem der Ansprüche 1 bis 5, gekennzeichnet durch die Verwendung in einem dynamischen Halbleiter-Direktzugriffsspeicher.