DE69115075T2

DE69115075T2 - CMOS-Vorladungs- und Ausgleichsschaltung.

Info

Publication number: DE69115075T2
Application number: DE69115075T
Authority: DE
Inventors: Thomas J Runaldue
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-02-15
Filing date: 1991-01-17
Publication date: 1996-06-27
Anticipated expiration: 2011-01-18
Also published as: DE69115075D1; EP0442610B1; ATE131308T1; EP0442610A3; US5036492A; ES2081425T3; JP2660454B2; JPH04214294A; EP0442610A2

Description

Die Erfindung betrifft statische CMOS-Direktzugriffsspeicher und insbesondere eine verbesserte CMOS-Vorladungs- und -Ausgleichsschaltung zur Verwendung bei CMOS-Speicherzellen, die zwischen ein Bitleitungspaar gekoppelt sind.
Im allgemeinen findet sich in statischen CMOS-Direktzugriffsspeichern eine Vielzahl von Speicherzellen, die in einer Array angeordnet sind, die Bitspalten und Wortzeilen bildet, wobei die Speicherzellen jeweils zum Speichern und Rückgewinnen binärer Informationen angeordnet sind. Jede Speicherzelle kann aus einem kreuzgekoppelten MOS-Haltespeicher (zwei antiparallel geschaltete Inverter) und zwei zwischen den Haltespeicher und einen gemeinsamen Satz von Verbindungsleitungen gekoppelten Koppeltransistoren bestehen. Da diese Verbindungsleitungen von Hause aus differenziert sind, werden sie üblicherweise als Bitleitungen bezeichnet, die als Einrichtung sowohl zum Einschreiben von Informationen in die Speicherzelle als auch zum Abfragen (Lesen) von Informationen aus der Speicherzelle über einen differenzierten Lese/Schreib-Port verwendet werden.
Wie bekannt, werden zum Detektieren oder Erfassen des Binärzustands einer der Speicherzellen in der zwischen den differenzierten Bitleitungen angeordneten Speicherzellenspalte Leseverstärker verwendet. Bei immer kompakter werdenden Speichern ist jede der Spalten mit einer höheren Anzahl an Speicherzellen gekoppelt. Infolgedessen werden die Bitleitungspaare zu relativ langen Leitern, die eine relativ große kapazitive Last darstellen. Üblicherweise sind die MOS-Haltespeicher nicht imstande, zum schnellen Auf- oder Entladen der kapazitiven Last der Bitleitungen Hochstrom zu liefern. Folglich ist zum Laden und Entladen der parasitären kapazitiven Lasten mehr Zeit erforderlich, wodurch die Dauer des Schreibens in die und Lesens aus den Speicherzellen sich erhöht.
Zu den Lösungen nach dem Stand der Technik zählt das Bereitstellen von Vorladungs- und Ausgleichsschaltungen zum Vorladen der Bitleitungen auf einen bestimmten Wert. In dieser Anmeldung ist "Vorladen" als Aufladen eines Schaltungspunktes auf einen bestimmten Spannungspegel und "Ausgleich" als der Prozeß des Teilens der Ladung zwischen zwei Schaltungspunkten zum Gewährleisten eines gleich großen Spannungspegels zwischen ihnen definiert. Somit ist ersichtlich, daß ein wichtiger Aspekt der Speicherkonstruktion das Bestimmen des Spannungspegels ist, auf den die Differenzbitleitungen aufgeladen werden. Aufgrund der Eigenschaften der Speicherzelle und der Empfindlichkeit des Leseverstärkers ist der bestimmte spannungspegel des Bitleitungspaars ein wichtiger Aspekt.
in einem kreuzgekoppelten Paar-Leseverstärker ist der Verstärker zu den Bitleitungen rückgekoppelt. Dies ist normalerweise zum Rückspeichern von Daten in der gewählten Speicherzelle erforderlich. Der Verstärker erfaßt geringe spannungsdifferenzen auf dem Bitleitungspaar und beginnt, die Spannungsdifferenz weiter zu vergrößern. In der üblichen Praxis wird die Vorladungs- und Ausgleichsschaltung zum Vorladen und Ausgleichen der Bitleitungen in einem vor einem Lesezyklus erfolgenden Vorladungszyklus verwendet. Das heißt, auf den Differenzbitleitungen dürfen keine Daten vorhanden sein. Wenn die Differenzbitleitungen nicht korrekt ausgeglichen werden, können eventuell Restdaten auf den Bitleitungen während des Lesevorgangs zu der Speicherzelle übertragen werden, wodurch die Speicherzellendaten zerstört werden. In einem solchen Fall würde die geringe Spannungsdifferenz auf den Bitleitungen zu der Speicherzelle übertragen und darin verstärkt. Daher ist normalerweise für den korrekten Betrieb des Speichers eine Form von Vorladungs- und Ausgleichsschaltung erforderlich.
In den Figuren 1a und 1b sind zwei verschiedene Vorladungs- und Ausgleichsschaltungen nach dem Stand der Technik gezeigt, die zum Vorladen oder Setzen der Differenzbitleitungen BL und auf einen vorgegebenen Spannungspegel verwendet werden. Die Schaltung 10a von Figur 1a weist einen ersten n-Kanal-Vorladungstransistor N1, einen zweiten n-Kanal-Vorladungstransistor N2 und einen Ausgleich-p-Kanal-Transistor P1 auf. Im Idealfall wird die Vorladespannung auf den betreffenden Bitleitungen (Source-Elektroden der Transistoren N1 und N2) auf einen Schwellenwertabfall VTn unter dem Versorgungspotential VCC oder auf Vpre = VCC - VTn eingestellt, wobei VTn ein durch Body-Effekt verbesserter Schwellenwert ist. Das Versorgungspotential VCC liegt üblicherweise bei +5,0 Volt, und der Schwellenwertabfall VTn schwankt zwischen 0,6 und 0,9 Volt. In der realen Praxis neigen die Transistoren N1 und N2 jedoch zum Lecken, so daß die Spannung auf den Bitleitungen BL und auf den vollen Wert des Versorgungspotentials VCC aufgeladen werden könnte. Um zu verhindern, daß die Bitleitungen bis zum Erreichen des Versorgungspotentials VCC aufgeladen werden, ist üblicherweise auf jeder Bitleitung außerdem eine Abführschaltung (bleeder circuit) 12a vorgesehen, um Ladung von den Bitleitungen weg austreten zu lassen. Die Abführschaltung 12 ist ziemlich bekannt und wird im allgemeinen durch einen Polywiderstand oder ein aktives Bauelement gebildet. Auf diese Weise dient das Lecken der Ladung zum Gewährleisten dessen, daß die Voraufladungsspannung ungefähr auf dem VCC-VTn-Pegel gehalten wird.
Die Schaltung 10b von Figur 1b weist gleichermaßen einen ersten p-Kanal-Vorladungstransistor P2, einen zweiten p-Kanal-Vorladungstransistor P3 und einen Ausgleich-n-Kanal-Transistor N3 auf. Wiederum ist üblicherweise auf jeder Bitleitung außerdem eine Abführschaltung 12b vorgesehen, um zu verhindern, daß sie bis auf den Wert des Versorgungspotentials VSS herabgeladen werden. Infolgedessen wird die Vorladungsspannung ungefähr auf einem Schwellenwertabfall VTp über dem Versorgungspotential VSS oder auf Vpre = VSS + VTp gehalten. Das Versorgungspotential VSS liegt üblicherweise bei 0 Volt, und der Schwellenwertabfall schwankt zwischen -0,6 und -0,9 Volt.
Es sei darauf hingewiesen, daß in einer Standard-Direktzugriffsspeicherarray zusätzliche Bitleitungspaare oder -spalten vorhanden sein würden, wobei jede Bitleitung in jeder der Spalten mit einer Abführschaltung 12a oder 12b gekoppelt wäre, welche mit den in den betreffenden Figuren 1a und 1b gezeigten vergleichbar wären. Es könnten beispielsweise 32 oder 64 Spalten zur Bildung eines 32-Bit- oder 64-Bit-Wortes vorhanden sein. Ferner könnte jede Spalte eine beliebige Anzahl an zwischen das entsprechende Bitleitungspaar gekoppelten Bitspeicherzellen enthalten. Zur Bildung 128 oder 256 verschiedener Worte könnten vielleicht 128 oder 256 oder mehr dieser zwischen jedes Bitleitungspaar gekoppelten Speicherzellen vorhanden sein.
Das Einbringen einer Abführschaltung, die mit jeder Bitleitung bei allen Spalten in einer statischen RAM-Speicher-Array gekoppelt ist, steigert jedoch in hohem Maße die Größe der integrierten Schaltung und trägt zu der Komplexität des Speichers bei. In Anbetracht dessen besteht ein Bedarf an einer verbesserten Vorladungs- und Ausgleichsschaltung zum Vorladen der Bitleitungen in einer statischen RAM-Speicher-Array ohne die Notwendigkeit der Verwendung von Abführschaltungen. Es sei darauf hingewiesen, daß durch den Wegfall der Abführschaltungen Energie eingespart wird. Ferner wird durch den Wegfall der Abführschaltungen bei jeder der Differenzbitleitungspaare die Bitleitungskapazität verringert, wodurch READ- und WRITE-Operationen schneller durchgeführt werden.
Die Anmelderin beschreibt eine verbesserte Vorladungs- und Ausgleichsschaltung zur Verwendung bei CMOS-Speicherzellen, die zwischen ein Differenzbitleitungspaar gekoppelt sind.
Die Anmelderin beschreibt eine CMOS-Vorladungs- und -Ausgleichsschaltung zur Verwendung bei CMOS-Speicherzellen, die ohne Verwendung von Abführschaltungen konstruiert ist, wodurch sowohl der Energieverbrauch als auch die Bitleitungskapazität verringert wird.
Die Anmelderin beschreibt eine CMOS-Vorladungs- und -Ausgleichsschaltung zur Verwendung bei zwischen ein Bitleitungspaar in einer statischen RAM-Speicher-Array gekoppelten Speicherzellen, die ein Paar aus einem ersten und einem zweiten Vorladungs-MOS- Transistor und ein Paar aus einem ersten und einem zweiten Ausgleich-MOS-Transistor zum Vorladen und Ausgleichen der Bitleitungen vor der Leseoperation aufweist.
US-A-4 736 343 bezieht sich auf einen DRAM-Speicher mit aktiver Pull-up-Schaltung. Es sei darauf hingewiesen, daß mehrere Abführschaltungen vorgesehen sind, die mit jedem der Bitleitungspaare gekoppelt sind, so daß die Schaltung eine sehr große Zahl an Schaltungskomponenten aufweist.
Die vorliegende Erfindung schafft eine CMOS-Vorladungs- und -Ausgleichsschaltung zur Verwendung bei Speicherzellen, die zwischen einem Bitleitungspaar in einem statischen Direktzugriffsspeicher gekoppelt sind, mit: einem ersten Vorladungs-MOS-Transistor, von dessen Leiterbahn-Elektroden eine mit einem Versorgungspotential und die andere mit einer ersten Bitleitung verbunden ist; einem zweiten Vorladungs-MOS-Transistor, von dessen Leiterbahn-Elektroden eine mit dem Versorgungspotential und die andere mit einer zweiten Bitleitung verbunden ist; wobei die Gateelektroden des ersten und des zweiten Vorladungs-Transistors miteinander und mit einem ersten Eingangsschaltungspunkt zum Empfang eines Vorladungssignals verbunden sind; einem ersten Ausgleich-MOS-Transistor, von dessen Leiterbahn-Elektroden eine mit der ersten Bitleitung und die andere mit einem gemeinsamen Schaltungspunkt verbunden ist; einem zweiten Ausgleich-MOS-Transistor, von dessen Leiterbahn-Elektroden eine mit der zweiten Bitleitung und die andere mit dem gemeinsamen Schaltungspunkt verbunden ist; und wobei die Gates des ersten und des zweiten Ausgleich-Transistors miteinander und mit einem zweiten Eingangsschaltungspunkt zum Empfang eines Ausgleichssignals verbunden sind; gekennzeichnet durch eine Strom-Sinking- oder Strom-Sourcing-Einrichtung, die mit dem gemeinsamen Schaltungspunkt des ersten und des zweiten Ausgleich-Transistors gekoppelt ist und außerhalb der Speicher-Array zum Strom-Sinking oder Strom-Sourcing vorgesehen ist.
Bei einer Anordnung weisen der erste und der zweite Vorladungs- MOS-Transistor einen n-Kanal-Transistor auf, und die n-Kanal- Transistoren sind auf einen spezifizierten Spannungspegel vorgeladen, der ungefähr gleich einem Schwellenwertabfall unter dem Versorgungspotential ist. Bei einer anderen Anordnung weisen der erste und der zweite Vorladungs-MOS-Transistor einen p-Kanal- Transistor auf, und die p-Kanal-Transistoren sind auf einen spezifizierten Spannungspegel vorgeladen, der ungefähr gleich einem Schwellenwertabfall über dem Versorgungspotential ist.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Diese und andere Vorteile der vorliegenden Erfindung werden deutlicher anhand der Lektüre der folgenden ausführlichen Be schreibung in Verbindung mit den beigefügten Zeichnungen, in denen gleiche Bezugszeichen durchgehend entsprechende Teile bezeichnen und welche zeigen:
Figur 1a ein schematisches Schaltbild einer Vorladungs- und Ausgleichschaltung zum Vorladen eines Bitleitungspaares nach dem Stand der Technik;
Figur 1b ein schematisches Schaltbild einer anderen Vorladungsund Ausgleichschaltung zum Vorladen eines Bitleitungspaares nach dem Stand der Technik;
Figur 2a ein schematisches Schaltbild einer Vorladungs- und Ausgleichschaltung zum Vorladen eines Bitleitungspaares gemäß den Prinzipien der Erfindung; und
Figur 2b ein schematisches Schaltbild eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Wie nun im einzelnen aus den Zeichnungen hervorgeht, zeigt Figur 2a einen Teil einer statischen Direktzugriffsspeicher-Array 20, die im wesentlichen aus einer Bitspeicherzelle 22 und einer Vorladungs- und Ausgleichschaltung 24 besteht. Die Speicherzelle 22 ist mit einer Wortleitung 25 verbunden und ferner zwischen eine erste Bitleitung 26 (BL) an einem ersten Abfrageschaltungspunkt SO und eine zweite Bitleitung 28 ( ) an einem zweiten Abfrageschaltungspunkt S1 geschaltet. Die Bitleitungen 26,28 sind jeweils mit einem Spaltentransistor N4, N5 zum Leiten der Daten in die und aus der Speicherzelle 22 versehen.
Die Drain-Source-Leiterbahn-Elektroden des Transistors N4 sind zwischen den ersten Abfrageschaltungspunkt SO und eine Wahrdatenleitung 30 (DL) geschaltet. Die Drain-Source-Leiterbahnelektroden des Transistors N5 sind zwischen den zweiten Abfrageschaltungspunkt Sl und eine Komplementärdatenleitung 32 ( ) geschaltet. Die Gates der Transistoren N4 und N5 sind miteinander und mit einem Eingangsschaltungspunkt 34 verbunden, der ein Spaltenwählsignal COLSEL empfängt.
Die Vorlade- und Ausgleichschaltung 24 der vorliegenden Erfindung dient zum Vorladen der Bitleitungen 26 und 28, damit diese vor einer Abfrage- (Lese-) -Operation der Speicherzelle auf derselben Spannung sind. Im Gegensatz zu den in den Figuren 1a und 1b gezeigten Vorladungs- und Ausgleichschaltungen 10a und 10b nach dem Stand der Technik ist die Vorladungs- und Ausgleichschaltung 24 ohne Verwendung von mit den Bitleitungen BL und verbundenen Abführschaltungen konstruiert. Die Vorladungs- und Ausgleichschaltung 24 besteht aus einem ersten Vorladungs-n- Kanal-MOS-Transistor N6, einem zweiten Vorladungs-n-Kanal-MOS- Transistor N7, einem ersten Ausgleich-p-Kanal-MOS-Transistor P4 und einem zweiten Ausgleich-p-Kanal-MOS-Transistor P5.
Es sei darauf hingewiesen, daß in einer statischen Direktzugriffsspeicher-Array ein zusätzliches Bitleitungspaar vorhanden wäre, die jeweils mit anderen, denen in Figur 2a gezeigten vergleichbaren Vorladungs- und Ausgleichschaltungen gekoppelt wären, und daß zusätzlich zu der in Figur 2 gezeigten Speicherzelle Speicherzellen zwischen die Bitleitungen 26 und 28 gekoppelt wären. Ferner wurden der Klarheit halber einige Funktionen, die mit dem Gesamtbetrieb der Speicher-Array zusammenhängen und nicht besonders relevant für das Verständnis der vorliegenden Erfindung sind, bewußt weggelassen.
Der Drain das Vorladungstransistors N6 ist mit einem Versorgungspotential VCC und seine Source mit der Bitleitung 26 verbunden. Üblicherweise liegt das Versorgungspotential bei +5,0 Volt. Der Drain des Vorladungstransistors N7 ist ebenfalls mit dem Versorgungspotential VCC und seine Source mit der Bitleitung 28 verbunden. Die Gates der Transistoren N6 und N7 sind miteinander und mit einem Eingangsschaltungspunkt 36 verbunden, welcher ein Wahrvorladungssignal BLPRE empfängt. Wenn das Vorladungssignal BLPRE auf einem logischen High- oder "1"-Pegel ist, werden die Transistoren N6 und N7 eingeschaltet. Infolgedessen werden die Bitleitungen 26 und 28 an den jeweiligen Sources der Transistoren N6 und N7 auf einen spezifizierten Spannungspegel vorgeladen, der ungefähr gleich einem Schwellenwertabfall unter dem Versorgungspotential VCC bzw. VCC - TTn ist.
Die Source des Ausgleichtransistors P4 ist mit der Bitleitung 26 und die Source des Ausgleichtransistors P5 mit der Bitleitung 28 verbunden. Die Gates der Transistoren P4 und P5 sind miteinander und mit einem Eingangsschaltungspunkt 38 verbunden, der ein komplementäres Ausgleichsignal empfängt. Die Drains der Transistoren P4 und P5 sind miteinander und mit einem gemeinsamen Schaltungspunkt 40 verbunden, der an eine Abführstromvorrichtung 41a angeschlossen ist, die außerhalb der Vorladungsund Ausgleichschaltungen 24 zum Strom-Sinking vorgesehen ist. Wenn das Ausgleichsignal auf einem aktiven logischen Lowoder "O"-Pegel ist, werden die Transistoren P4 und PS eingeschaltet, wodurch die Bitleitungen 26 und 28 miteinander verbunden werden, um sich auf eine ausgeglichene Spannung einzustellen. Es sei darauf hingewiesen, daß das Ausgleichsignal im allgemeinen in bezug auf das Vorladungssignal BLPRE mit dem logischen High-Pegel geringfugig verzögert ist.
Dem Fachmann sollte klar sein, daß die Schaltungspunkte 36, 38 und 40 unter den anderen, mit den zusätzlichen Bitleitungspaaren gekoppelten Vorladungs- und Ausgleichschaltungen geteilt würden. Auf diese Weise ist für die gesamte statische Direktzugriffsspeicher-Array nur eine einzige Abführstromvorrichtung 41a erforderlich.
In Figur 2b ist ein zweites Ausführungsbeispiel der Vorladungsund Ausgleichschaltung der vorliegenden Erfindung zur Verwendung bei zwischen die Bitleitungen gekoppelten Speicherzellen dargestellt. Die Vorladungs- und Ausgleichschaltung 24a von Figur 2b besteht aus einem ersten Vorladungs-p-Kanal-MOS-Transistor P6, einem zweiten Vorladungs-p-Kanal-MOS-Transistor P7, einem ersten Ausgleich-n-Kanal-Transistor N8 und einem zweiten Ausgleich-n- Kanal-MOS-Transistor N9.
Die Source des Vorladungstransistors P6 ist mit einem Versorgungspotential VSS und sein Drain mit der Bitleitung 26 verbunden. Die Source des Vorladungstransistors P7 ist ebenfalls mit dem Versorgungspotential VSS und sein Drain mit der Bitleitung 28 verbunden. Das Versorgungspotential VSS liegt üblicherweise bei 0 Volt. Die Gates der Transistoren P6 und P7 sind miteinander und mit einem Eingangsschaltungspunkt 42 verbunden, der ein Komplementär-Vorladungssignal empfängt. Ist das Vorladungssignal auf einem aktiven logischen Low- oder "0"- Pegel, werden die Transistoren P6 und P7 in den leitenden Zustand versetzt. Folglich werden die Bitleitungen 26 und 28 an den jeweiligen Drains der Transistoren P6 und P7 wieder auf einen spezifizierten Spannungspegel vorgeladen, welcher ungefähr gleich einem Spannungsabfall über dem Versorgungspotential VSS bzw. VSS + VTp ist.
Die Source des Ausgleichtransistors N8 ist mit der Bitleitung 26 und die Source des Ausgleichtransistors N9 mit der Bitleitung 28 verbunden. Die Gates der Transistoren N8 und N9 sind miteinander und mit einem Eingangsschaltungspunkt 44 verbunden, der ein wahres Ausgleichsignal BLEQ empfängt. Die Drains der Transistoren N8 und N9 sind miteinander und mit einem gemeinsamen Schaltungspunkt 46 verbunden, welcher mit einer außerhalb der Array der Vorladungs- und Ausgleichschaltungen 24a vorgesehenen Abführstromvorrichtung 41b verbunden ist. Wenn das Ausgleichsignal BLEQ auf einem logischen High- oder "1"-Pegel ist, werden die Transistoren N8 und N9 eingeschaltet, wodurch die Bitleitungen 26 und 28 miteinander verbunden werden, um sich auf eine ausgeglichene Spannung einzustellen.
Die Vorladungs- und Ausgleichschaltungen 24 und 24b haben gegenüber dem Stand der Technik die folgenden Vorteile:
(a) die Verwendung von mit jeder der gepaarten Bitleitungen verbundenen Abführschaltungen entfällt durch Einfügen eines zweiten Ausgleichtransistors und Verwenden einer einzigen Abführstromvorrichtung für alle Bitleitungspaare;
(b) die Abführstromvorrichtung ist während der die Speicherzelle betreffenden Lese- und Schreib-Vorgänge gesperrt, wodurch die Vorgänge mit geringerer Energie und die Lese/Schreib-Operation schneller durchgeführt werden können;
(c) die Anzahl der Schaltungskomponenten wurde zum Herabsetzen des Energieverbrauchs bedeutend verringert; und
(d) der Wegfall der Abführschaltung reduziert die Bitleitungskapazität, wodurch schnellere Speicheroperationen möglich sind.
Aus der vorstehenden ausführlichen Beschreibung ist somit ersichtlich, daß ein Ausführungsbeispiel der vorliegenden Erfindung eine verbesserte Aufladungs- und Ausgleichschaltung zur Verwendung bei Speicherzellen schafft, die zwischen einem Bitleitungspaar in einer statischen Direktzugriffsspeicher-Array gekoppelt sind. Die Vorladungs- und Ausgleichschaltung der vorliegenden Erfindung weist ein Paar aus einem ersten und einem zweiten Vorladungstransistor und ein Paar aus einem ersten und zweiten Ausgleichtransistor auf.
Zwar wurde das Ausführungsbeispiel dargestellt und beschrieben, das gegenwartig als das bevorzugte der vorliegenden Erfindung angesehen wird, für den Fachmann aber ist ersichtlich, daß verschiedene Veränderungen und Modifikationen vorgenommen werden können und Elemente desselben durch Aquivalente ersetzt werden können, ohne vom wahren Umfang der Erfindung abzuweichen. Ferner können viele Modifikationen vorgenommen werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehren der Erfindung anzupassen, ohne von ihrem zentralen Umfang abzuweichen. Somit soll die Erfindung nicht auf das bestimmte Ausführungsbeispiel, das als zur Ausführung der Erfindung beste Art betrachtet offenbart ist, beschränkt sein, sondern alle in den Rahmen der angefügten Ansprüche fallenden Ausführungsbeispiele umfassen.

Claims

1. CMOS-Vorladungs- und -Ausgleichsschaltung zur Verwendung bei Speicherzellen, die zwischen einem Bitleitungspaar in einem statischen Direktzugriffsspeicher gekoppelt sind, mit:

einem ersten Vorladungs-MOS-Transistor (N6 oder P6), von dessen Leiterbahn-Elektroden eine mit einem Versorgungspotential (VCC oder VSS) und die andere mit einer ersten Bitleitung (26) verbunden ist;

einem zweiten Vorladungs-MOS-Transistor (N7 oder P7), von dessen Leiterbahn-Elektroden eine mit dem Versorgungspotential (VCC oder VSS) und die andere mit einer zweiten Bitleitung (28) verbunden ist;

wobei die Gateelektroden des ersten und des zweiten Vorladungs-Transistors miteinander und mit einem ersten Eingangsschaltungspunkt zum Empfang eines Vorladungssiguals verbunden sind;

einem ersten Ausgleich-MOS-Transistor (P4 oder N8), von dessen Leiterbahn-Elektroden eine mit der ersten Bitleitung und die andere mit einem gemeinsamen Schaltungspunkt verbunden ist;

einem zweiten Ausgleich-MOS-Transistor (P5 oder N9), von dessen Leiterbahn-Elektroden eine mit der zweiten Bitleitung und die andere mit dem gemeinsamen Schaltungspunkt verbunden ist; und

wobei die Gates des ersten und des zweiten Ausgleich-Transistors miteinander und mit einem zweiten Eingangsschaltungspunkt zum Empfang eines Ausgleichssignals verbunden sind; gekennzeichnet durch eine Strom-Sinking- oder Strom-Sourcing-Einrichtung (41a,41b), die mit dem gemeinsamen Schaltungspunkt des ersten und des zweiten Ausgleich-Transistors gekoppelt ist und außerhalb der Speicher-Array zum Strom- Sinking oder Strom-Sourcing vorgesehen ist.

2. CMOS-Vorladungs- und -Ausgleichschaltung nach Anspruch 1, bei der der erste und der zweite Vorladungs-MOS-Transistor n-Kanal-Transistoren (N6,N7) sind und die n-Kanal-Transistoren auf einen spezifizierten Spannungspegel vorgeladen sind, der ungefähr gleich einem Schwellenwertabfall (VTN) unter dem Versorgungspotential (VCC) ist.

3. CMOS-Vorladungs- und -Ausgleichschaltung nach Anspruch 1, bei der der erste und der zweite Vorladungs-MOS-Transistor p-Kanal-Transistoren (P6,P7) sind und die p-Kanal-Transistoren auf einen spezifizierten Spannungspegel vorgeladen sind, der ungefähr gleich einem Schwellenwertabfall (VTP) über dem Versorgungspotential (VSS) ist.