DE69119208T2 - Halbleiter-Speichereinrichtung mit Möglichkeit zum direkten Einlesen des Potentials von Bit-Lines - Google Patents

Description

• Diese Erfindung betrifft eine Halbleiter-Speichereinrichtung und insbesondere eine Leseschaltung, die in einem dynamischen Direktzugriffsspeicher (DRAM) das Potential von Bitleitern direkt zu lesen vermag.
• In herkömmlichen DRAMS gibt es eine Leseschaltung, die nur aus einem Abtastverstärker (einer Flip-Flop-Schaltung) zum Abtasten und Wiederherstellen der Daten besteht. Eine solche Leseschaltung ist beim Lesevorgang langsam. Eine Ursache dafür besteht darin, daß das Halten des Bitleiterpotentials durch den Abtast- Wiederherstellungs-Abtastverstärker ein Laden und Entladen des Bitleiters mit einer großen Kapazität einschließt, was zu einem langsamen Haltevorgang führt. Ein anderer Gründ besteht darin, daß die vom Spaltenauswahlsignal gesteuerte Auslösung der Öffnung des Lesegatters synchron zum Abtast-Wiederherstellungs-Abtastverstärker eine geeignete Taktgabe erfordert.
• In diesem Zusammenhang offenbart die veröffentlichte, ungeprüfte Japanische Patentanmeldung Nr. 1-169798 eine Bitleiterpotential-Direktleseschaltung, welche ein schwaches Signal auf einem von einer Speicherzelle kommenden Bitleiter liest, unmittelbar nachdem ein Wortleiter aktiviert worden ist, ohne daß ein Abtast- Wiederherstellungs-Abtastverstärker zwischengeschaltet ist. Durch eine solche Schaltung kann der Lesevorgang in einem DRAM schneller gemacht werden.
• Figur 11 ist ein in der oben genannten Patentanmeldung offenbartes schematisches Schaltbild. Für jedes Bitleiterpaar BL und gibt es einen Abtast-Wiederherstellungs- Abtastverstärker, eine Schreib-Gatterschaltung WGT und einen Differentialleseverstärker RA, die alle an dieses Bitleiterpaar angeschlossen sind.
• Dieser Leseverstärker RA besteht aus zwei n-Kanal-Metalloxid-Silizium-Feldeffekt- Treibertransistoren (hier nachfolgend als NMOS-Transistoren bezeichnet), deren jeweilige Gates an das Bitleiterpaar angeschlossen sind; einem NMOS-Transistor für eine Stromquelle, deren Gate das interne Potential VCC/2 zwischen dem Stromversorgungspotential VCC und dem Massepotential VSS zugeführt wird sowie zwei NMOS-Transistoren zum Lesen der Gatter, welche zwischen zwei Treiber-NMOS- Transistoren und einem Paar gemeinsame Lesedatenleiter O und geschaltet sind und durch ein Spaltenauswahlsignal CSL ausgewählt werden. Das gemeinsame Lese- Datenleiterpaar O und , welches an eine Belastungsschaltung LD angeschlossen ist, die aus zwei p-Kanal-MOSFETs (hier nachfolgend als PMOS-Transistoren bezeichnet) besteht, wird von einer Vielzahl von Leseverstärkern RA gemeinsam benutzt.
• Beim Bitleiterpotential-Direktleseverfahren ist es allgemeine Praxis, das gemeinsame Lese-Datenleiterpaar O und vom gemeinsamen Schreib-Datenleiterpaar I und zu trennen.
• Fig. 12 zeigt den zeitlichen Verlauf des Lesevorganges, wenn der Speicherzellen- Datenwert in der Schaltung von Fig. 11 eine 0 ist.
• Wenn das Spaltenauswahlsignal CSL aktiviert wird, um das Lesegatter zu öffnen, und dann der Wortleiter WL aktiviert wird, erscheint die Information aus der Speicherzelle MC auf dem Bitleiterpaar BL und und wird durch den Leseverstärker RA sofort verstärkt und dann auf das gemeinsame Lese-Datenleiterpaar O und übertragen. Diese Verfahrensweise ermöglicht es, die Daten zumeist genauso schnell zu lesen, wie bei einem statischen RAM (SRAM). Als nächstes werden die Aktivierungssignale und SAP für den Abtast-Wiederherstellungs-Abtastverstärker aktiviert, um diesen Abtastverstärker SA freizugeben, was nacheinander eine Haltewirkung hervorruft, indem das Signal auf dem Bitleiterpaar BL und oder die zuvor gelesene Information verstärkt und wieder in die Speicherzelle MC einschreibt. Der Abtastverstärker SA verstärkt lediglich das Signal und schreibt es neu, so daß seine Arbeitsgeschwindigkeit keine Auswirkung auf die Lesegeschwindigkeit hat.
• Mit der herkömmlichen Bitleiterpotential-Direktleseschaltung macht es das Muster- Layout der integrierten Schaltung schwierig, einen Leseverstärker RA mit einer ausreichenden Empfindlichkeit oder einem Verstärkungsfaktor mit geringen Schwankungen zu realisieren. Es ist wünschenswert, daß die vielen, die Leseverstärker RA bildenden MOS-Transistoren symmetrisch in der Richtung angeordnet werden, in welcher sich das Bitleiterpaar erstreckt. Jedoch führt das Einzwängen der Muster in den Abstand zwischen den paarweisen Bitleitern zu einer Ausdehnung der Chipgröße oder zu einem unkompensierten parasitären Widerstand.
• Das ernsthafteste Problem bei solchen herkömmlichen Schaltungen besteht darin, daß ein Lesen mit hoher Geschwindigkeit nicht erwartet werden kann, insbesondere wenn ein zu verstärkendes Signal schwach ist. Die Ursache dafür liegt darin, daß das Paar der gemeinsamen Lese-Datenleiter O und generell eine beträchtliche parasitäre Kapazität in der Größenordnung einiger pF hat und dies macht es einer einzigen Stufe des Leseverstärkers RA schwer, das sehr schwache Eingangssignal unter Worst-Case- Bedingungen zu verstärken, wenn die Potentialdifferenz eine Größenordnung von 200 mV hat. Mit anderen Worten: Bei der herkömmlichen Bitleiterpotential- Direktleseschaltung schwankt die Lesegeschwindigkeit stark in Abhängigkeit von der Größe des Eingangssignals.
• Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiter-Speichereinrichtung zu schaffen, welche in der Lage ist, die Information sogar dann mit einer hohen Geschwindigkeit zu lesen, wenn der Pegel eines Lesesignals auf dem Leiterpaar von einer DRAM-Zelle her niedrig ist, wobei durch Unterdrückung von Schwankungen der Lesegeschwindigkeit eine hohe Empfindlichkeit aufrechterhalten wird.
• Die vorgenannte Aufgabe wird durch Schaffung einer Halbleiter-Speichereinrichtung mit folgenden Merkmalen gelöst: einer Speicherzellenanordnung, in welcher dynamische Speicherzellen an einigen Schnittpunkten einer Vielzahl Bitleiterpaare mit einer Vielzahl von Wortleitern angeordnet sind; einem Zeilendecodierer zur Auswahl eines Wortleiters der Speicherzellenanordnung; einem Spaltendecodierer zum Liefern eines Spaltenauswahlsignals zur Auswahl eines der Bitleiterpaare der Speicherzellenanordnung; Bitleiter-Vorladungs-Ausgleichsschaltungen, die an die einzelnen Bitleiterpaare der Speicherzellenanordnung angeschlossen sind, beziehungsweise welche auf Grund eines Vorladungs-Ausgleichssignals das Bitleiterpaar für einen bestimmten Zeitraum auf ein festgelegtes Potential aufladen beziehungsweise ausgleichen; Wiederherstellungs- Abtastverstärkern, die an die einzelnen Bitleiterpaare der Speicherzellenanordnung angeschlossen sind, beziehungsweise welche die Information in der Speicherzelle wiederherstellen; für die einzelnen Bitleiterpaare der Speicherzellenanordnung vorgesehenen Schreib-Gatterschaltungen, welche durch ein Spaltenauswahlsignal vom Spaltendecodierer ausgewählt werden; einem Schreib-Datenleiterpaar, welches gemeinsam an die Schreib-Gatterschaltungen angeschlossen ist und die zu schreibende Information überträgt; einer Vielzahl von Leseverstärkern, von denen jeweils einer für eine bestimmte Anzahl von Bitleiterpaaren der Speicherzellenanordnung vorgesehen ist und deren jeder aus einer Vielzahl in Kaskade geschalteter Differentialverstärker aufgebaut ist; einem Lese-Datenleiterpaar, welches gemeinsam an die einzelnen Endstufen-Ausgangsbereiche der Leseverstärker angeschlossen ist; einem Multiplexer, der auf Grund eines Spaltenauswahlsignals vom Spaltendecodierer eines der Bitleiterpaare auswählt und dann mit dem entsprechenden Leseverstärker verbindet; einer ersten, an der Ausgangsseite des Multiplexers angeschlossenen Vorladungsschaltung, welche durch ein erstes Vorladungssignal selektiv eingeschaltet wird und das Signalleiterpaar auf der Ausgangsseite des Multiplexers während der Zeit, in der keine Lesevorgänge stattfinden, auf ein festgelegtes Potential auflädt; einer Steuersignal- Erzeugungsschaltung, deren Ausgangsanschluß an die erste Vorladungsschaltung und an den Leseverstärker angeschlossen ist und die entsprechend den Spaltenauswahlsignalen nicht nur das erste Vorladungssignal selektiv deaktiviert, sondern auch ein Steuersignal erzeugt, um den Leseverstärker zu aktivieren, und einer für den Leseverstärker vorgesehenen Leseverstärker-Aktivierungsschaltung, welche auf Grund des von der Steuersignal-Erzeugungsschaltung erzeugten Steuersignals den Leseverstärker aktiviert.
• Nach der vorliegenden Erfindung ist der Leseverstärker aus zwei Stufen zusammengesetzt, wobei die Verstärkerstufe eine geringe Belastung darstellt. Diese Zwei-Stufen-Verstärkung ergibt eine ausreichende Empfindlichkeitscharakteristik sogar dann, wenn ein zu verstärkendes Signal schwach ist. Daher hat die vorliegende Erfindung, verglichen mit herkömmlichen DRAMs mit nur einstufigen Leseverstärkern, eine ausreichend hohe Empfindlichkeit bzw. einen ausreichend hohen Verstärkungsfaktor, wodurch Schwankungen der Lesegeschwindigkeit durch die Verstärkung des Eingangssignals vermindert und dadurch wiederum eine hohe Lesegeschwindigkeit gesichert wird.
• Zusätzlich werden die Leseverstärker mit einer Häufigkeit von jeweils einem für jeweils mehrere Spalten vorgesehen. Verglichen mit einer Ausführung, bei welcher für jede Spalte ein Leseverstärker angeordnet ist, läßt die vorliegende Erfindung mehr Platz für den Aufbau von Leseverstärkern, wodurch das Layout der Schaltungsmuster erleichtert wird. Diese Erleichterung beim Layout der Schaltungsmuster ist hilfreich beim Layout einer streng symmetrischen Anordnung bezüglich der Richtung, in welche sich das Bitleiterpaar erstreckt.
• Diese Erfindung wird aus der nachfolgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich, wobei letztere darstellen:
• Fig. 1 zeigt das schematische Muster-Layout des Teils eines DRAM nach der vorliegenden Erfindung.
• Fig. 2 ist ein schematisches Blockschaltbild eines Teils des DRAM von Fig. 1, welches eine erste Ausführungsform der vorliegenden Erfindung ist.
• Fig. 3 ist ein Schaltbild eines konkreten Beispiels eines Teils des DRAM aus Fig. 2.
• Fig. 4 ist ein detailliertes Schaltbild eines Bereiches für die Bits 0 bis 3 aus dem DRAM von Fig. 2 entsprechend dem Muster-Layout.
• Fig. 5 ist ein detailliertes Schaltbild eines Bereiches für die Bits 4 bis 7 aus dem DRAM von Fig. 2 entsprechend dem Muster-Layout.
• Fig. 6 ist ein Zeitablaufdiagramm für einen Lesevorgang im DRAM von Fig. 2.
• Fig. 7 ist ein Schaltbild einer Abwandlung des Leseverstärkers von Fig. 4.
• Fig. 8 ist ein schematisches Blockschaltbild eines Teiles eines DRAM entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung.
• Fig. 9 ist ein Schaltbild einer Abwandlung des Leseverstärkers von Fig. 8.
• Fig. 10 ist ein Schaltbild das Ausgangsbereiches einer Verbesserung des DRAM von Fig. 2, insbesondere der Hälfte hinter dem gemeinsamen Lesebus.
• Fig. 11 ist ein schematisches Schaltbild eines Teils einer herkömmlichen Bitleiterpotential-Direktleseschaltung.
• Fig. 12 ist ein Zeitablaufdiagramm für einen Lesevorgang im DRAM von Fig. 11.
• Unter Bezugnahme auf die beigefügten Zeichnungen sollen nun Ausführungsformen der vorliegenden Erfindung erläutert werden.
• Figur 1 illustriert schematisch das Muster-Layout des Speicherschaltungsbereiches eines DRAM. In der Figur ist der Speicherschaltungsbereich 20 auf einem Halbleitersubstrat (nicht dargestellt) ausgebildet. Im Speicherschaltungsbereich 20 ist eine Vielzahl von Speicherzellenanordnungen MCA und eine Vielzahl von Schreib-/Leseschaltungen WCR abwechselnd angeordnet. Entlang einer Längsseite der abwechselnd angeordneten Speicherzellenanordnungen MCA und der Schreib-/Leseschaltungsbereiche WCR ist ein Zeilendecodierer und entlang einer Querseite der gleichen Anordnung ist ein Spaltendecodierer CD angeordnet.
• Fig. 2 ist eine detaillierte Darstellung des Bereiches A in Fig. 1, welche schematisch ein DRAM mit einer Bitleiterpotential-Direktleseschaltung nach einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Aus Gründen der Vereinfachung sind gezeigten Speicherzellen, Bitleiterpaare, Wortleiter und andere auf das für das Verständnis der vorliegenden Erfindung unbedingt erforderliche Minimum beschränkt worden.
• In Fig. 2 sind in einer Speicherzellenanordnung MCA eine Vielzahl von Bitleiterpaaren BL0 und bis BL3 und sowie eine Vielzahl von Wortleitern WL so angeordnet, daß sie sich unter rechten Winkeln schneiden, und an einigen dieser Schnittpunkte sind dynamische Speicherzellen MC oder Leerzellen (nicht dargestellt) angebracht. Jede dieser Speicherzellen MC und der Leerzeilen besteht normalerweise aus einem Transistor und einem Kondensator. Einer der Wortleiter wird durch den Zeilendecodierer RD ausgewählt, während eines der Bitleiterpaare BLi und BL (i = 0, 1, 2, ...) durch den Spaltendecodierer CD ausgewählt wird. An jede Spalte der Speicherzellenanordnungen oder an jedes Bitleiterpaar ist eine Bitleiter-Vorladungs- Ausgleichsschaltung EQL angeschlossen, welche das Bitleiterpaar entsprechend einem Vorladungs-Ausgleichssignal (nicht dargestellt) für einen festgelegten Zeitraum vorlädt und ausgleicht. Die Vorladungs-Ausgleichsschaltung EQL bringt das Bitleiterpaar auf das Vorladungspotential, das normalerweise ein Zwischenpotential dem Stromversorgungspotential VCC des DRAM und dem Massepotential VSS ist.
• Die Schreib-/Leseschaltung WCR ist mit einer Vielzahl von Halte-Wiederherstellungs Abtastverstärkern (FF) 10, Schreib-Gatterschaltungen (WGT) 11, einem Leseverstärker 12, Multiplexern 13, ersten Vorladungsschaltungen 15, Steuersignal- Erzeugungsschaltungen 14, Leseverstärker-Aktivierungsschaltungen 16 (jede, wie in Fig. 3 gezeigt, in die erste Verstärkerstufe PA des Leseverstärkers 12 integriert) und ersten Ausgleichsschaltungen 17 ausgestattet. Weiterhin umfaßt sie Wiederherstellungs- Abtastverstärker-Aktivierungssignal-Leiter und SAP, einen Schreib-Steuersignal Leiter WG, ein Paar gemeinsamer Nur-Schreib-Datenleiter I und (hier nachfolgend als gemeinsamer Schreibbus bezeichnet), einen Blockauswahl-Signalleiter , einen Ausgleichssignal-Leiter CEQ und ein Paar gemeinsamer Nur-Lese-Datenleiter O und (hier nachfolgend als gemeinsamer Lesebus bezeichnet). Die Speicherzellenanordnung MCA und die Schreib-/Leseschaltung WCR sind auch mit Spaltenauswahlsignal-Leitern CSL0 bis CSL3 versehen.
• Der gemeinsame Lesebus O und ist an mindestens eine Stufe der Differentialverstärkerschaltung DA angeschlossen, die ein aus dem Bus gelesenes Signal verstärkt. Der Differentialverstärker DA ist an einen Ausgangspuffer OB, des Ausgangssignal Dout liefert.
• Zu beiden Seiten der Schreib-/Leseschaltung WCR sind zwei Blöcke von Speicherzellenanordnungs-Bereichen MCA gelegen, die sich den Leseversärker 12 dieser dazwischen liegenden Schreib-/Leseschaltung WCR teilen. Eine Signal-Schreib- /Leseschaltung WCR und ein einzelner Speicherzellenanordnungs-Bereich MCA werden als Block angenommen. Der Leseverstärker 12 enthält eine Vielzahl von MOS- Transistoren 18, welche Bitleiterpaare, die zu einem der beiden Blöcke der Speicherzellenanordnungs-Bereiche MCA gehören, mit dem Leseverstärker 12 verbinden. Diese MOS-Transistoren 18 werden durch das Speicherzellenanordnungs- Auswahlsignal FTk oder FTk+1 gesteuert, welches eine bestimmte Speicherzellenanordnung auswählt.
• Jede Spalte der Speicherzellenanordnung ist mit ihrem eigenem Wiederherstellungs- Abtastverstärker 10 und ihrer eigenen Schreib-Gatterschaltung 11 verbunden. Der gemeinsame Schreibbus I und ist gemeinsam mit einer Vielzahl von Schreib- Gatterschaltungen 11 im Einheitsblock verbunden. Die Leseverstärker 12 sind in einem solchen Umfang vorgesehen, daß jeder jeweils mehreren Spalten der Speicherzellenanordnungen zugewiesen ist. Hier ist ein Verstärker für jeweils vier Spalten angeordnet, aber es kann auch jeweils einer für zwei oder acht Spalten vorgesehen werden. Der Leseverstärker 12 ist beispielsweise aus einer ersten Differentialverstärkerstufe (Vorverstärker) PA und einer zweiten Differentialverstärkerstufe (Hauptverstärker) MA zusammengesetzt.
• Der gemeinsame Lesebus O und ist gemeinsam an die Endstufen-Ausgangsbereiche von beispielsweise 64 Leseverstärkern 12 angeschlossen. Auf Grund des vom Spaltendecodierer gelieferten Spaltenauswahlsignals CSLi (i = 0, 1, 2, 3, ...) wählt der Multiplexer 13 eine von vier Spalten (Bitleiterpaare) aus und verbindet sie dann mit dem entsprechenden Leseverstärker 12. Die erste Vorladungsschaltung lädt auf Grund des später erläuterten ersten Vorladungssignals ΦPR das gemeinsame Bitleiterpaar RBL und auf der Ausgangsseite des Multiplexers 13 während der Zeit außerhalb der Lesevorgänge auf ein Potential von beispielsweise VCC/2 auf.
• Der Steuersignal-Erzeugungsschaltung 14 wird ein Blockauswahlsignal und ein Spaltenauswahlsignal CSL0 bis CSL3 entsprechend den vier Spalten zugeführt. Auf Grund dieser Signale versetzt die Steuersignal-Erzeugungsschaltung 14 die erste Vorladungsschaltung 15 in den Auszustand und erzeugt ein Steuersignal, um den Leseverstärker 12 zu aktivieren. Das Blockauswahlsignal , das vom Eingang oder vom Ausgang des Zeilendecodierers RD erzeugt wird, wird dazu verwendet, die Schreib- /Leseschaltungen WCR unter denjenigen, die in den verschiedenen Blöcken enthalten sind, auszuwählen.
• Die Leseverstärker-Aktivierungsschaltung 16 von Fig. 3 aktiviert auf Grund eines Leseverstärker-Aktivierungssignals selektiv einige der Leseverstärker 12 im Block. Diese Aktivierungsschaltung 16 ist vorgesehen, um den Strom am durchfließen des Leseverstärkers 12 zu hindern, wenn dieser nicht ausgewählt ist.
• Während der Zeit außerhalb der Lesevorgänge gleicht die Ausgleichsschaltung 17 das Potential des komplementären Signalleiterpaares RO und zwischen dem Vorverstärker PA und dem Hauptverstärker MA des Leseverstärkers 12 selektiv aus. Diese Schaltung 17, die durch eine erste Ausgleichssignal CEQ gesteuert wird, ist erforderlichenfalls vorgesehen.
• Fig. 3 zeigt ein konkretes Beispiel des Wiederherstellungs-Abtastverstärkers 10, der Schreib-Gatterschaltung 11, des Leseverstärkers 12, des Multiplexers 13, der Steuersignal-Erzeugungsschaltung 14, der ersten Vorladungsschaltung 15, der Leseverstärker-Aktivierungsschaltung 16 und der ersten Ausgleichsschaltung 17.
• Speziell der Wiederherstellungs-Abtastverstärker 10 ist eine komplementäre MOS- (CMOS)-Flip-Flop-Schaltung aus zwei NMOS-Transistoren N1 und N2 sowie zwei PMOS-Transistoren P1 und P2. Die Sources der beiden NMOS-Transistoren N1 und N2 sind beide mit der Wiederherstellungs-Abtastverstärker-Steuersignalleitung verbunden, um den Wiederherstellungs-Abtastverstärker zu steuern, während ihre Drains an die Bitleiter BLi beziehungsweise angeschlossen sind. Die Sources der beiden PMOS-Transistoren P1 und P2 sind beide an die Wiederherstellungs-Abtastverstärker Steuersignalleitung SAP angeschlossen, während ihre Drains an die Bitleiter BLi beziehungsweise BLi angeschlossen sind.
• Die Schreib-Gatterschaltung 11 besteht aus einem Schreib-Gatterpaar aus zwei NMOS- Transistoren N3 und einem Übertragungsgatter-Paar aus zwei NMOS-Transistoren N4.
• Die Strompfade der beiden NMOS-Transistoren N3 sind an einem Ende mit dem Bitleiterpaar BL0 beziehungsweise verbunden, während ihre Gates beide an den Schreib-Steuer-Signalleiter WG angeschlossen sind. Die Strompfade der beiden NMOS- Transistoren N4 sind an einem Ende mit den jeweiligen anderen Enden der Strompfade der NMOS-Transistoren N3 verbunden, während die anderen Enden an den gemeinsamen Schreibbus 1 beziehungsweise 1 angeschlossen sind. Den Gates dieser NMOS-Transistoren N4 wird das Spaltenauswahlsignal CSL0 zugeführt.
• Der Multiplexer 13 besteht aus einem Übertragungsgatter-Paar von zwei NMOS- Transistoren N9. Die Strompfade dieser beiden NMOS-Transistoren N9 sind an ihrem einen Ende mit den Bitleitern BL0 beziehungsweise verbunden. Ihren Gates wird das Spaltenauswahlsignal CSL0 zugeführt. Das andere Ende des Strompfades des an den Bitleiter BL0 angeschlossenen NMOS-Transistors N9 ist mit dem gemeinsamen Bitleiterpaar RBL verbunden, während das andere Ende des Strompfades des an den Bitleiter angeschlossenen NMOS-Transistors N9 mit dem gemeinsamen Bitleiterpaar RBL verbunden ist.
• Jede der weiteren Spalten ist hinsichtlich des Wiederherstellungs-Abtastverstärkers 10, der Schreib-Gatterschaltung 11 und des Multiplexers 13 in gleicher Weise aufgebaut.
• Das gemeinsame Bitleiterpaar RBL und ist mit der ersten Vorladungsschaltung 15 ausgestattet, um die Ausgangsseite des Multiplexers 13 vorzuladen und zu verhindern, daß das Ausgangspotential einen unbestimmten Wert annimmt, wenn der Multiplexer nicht ausgewählt ist. Die ersten Vorladungsschaltung 15 besteht aus zwei NMOS- Transistoren N10. Die Strompfade dieser NMOS-Transistoren sind an einem Ende mit der Stromversorgung VBL verbunden, während die anderen Enden an das gemeinsame Bitleiterpaar RBL beziehungsweise RBL angeschlossen sind. Den Gates der NMOS- Transistoren N10 wird von der Steuersignal-Erzeugungsschaltung 14 ein erstes Vorladungssignal ΦPR zugeführt.
• Die Steuersignal-Erzeugungsschaltung 14 besteht aus vier NMOS-Transistoren N11 bis N14 sowie einem PMOS-Transistor P6. Die Strompfade der NMOS-Transistoren N11 bis N14 sind untereinander parallel geschaltet, und der Strompfad des PMOS-Transistors P6 ist zwischen das eine Ende (das Ausgangsende) dieser Parallelschaltung und die Stromversorgung VCC geschaltet. Das Gate der PMOS-Transistors P6 ist mit dem Massepotential verbunden. Den Gates der NMOS-Transistoren N11 bis N14 werden die den vier Spalten jeweils entsprechenden Spaltenauswahlsignale CSL0 bis CSL3 zugeführt, während den anderen Enden der parallelen Strompfade das Blockauswahlsignal zugeführt wird. Wenn in dieser logischen Schaltung die logischen Bedingungen nicht eingehalten werden, nimmt der Steuersignalausgang einen hohen Pegel ein, während er einen niedrigen Pegel einnimmt, wenn sie eingehalten werden. Bei der vorliegenden Ausführungsform wird diese Steuersignalausgabe sowohl als Leseverstärker-Aktivierungssignal als auch als erstes Vorladungssignal ΦPR benutzt. In diesem Falle zeigt die Ausgabe des Steuersignals mit hohem Pegel den aktiven Zustand des ersten Vorladungssignals ΦPR und den inaktiven Zustand des Leseverstärker-Aktivierungssignals an, und die Ausgabe des Steuersignals mit niedrigem Pegel zeigt den inaktiven Zustand des ersten Vorladungssignals ΦPR sowie den aktiven Zustand des Leseverstärker-Aktivierungssignals an.
• Der Leseverstärker 12 besteht aus einem Vorverstärker PA und einem Hauptverstärker MA, deren jeder ein CMOS-Differentialverstärker mit einer Stromspiegel-Belastung ist. In diesem Leseverstärker 12 wird das Gate eines MOS-Transistors benutzt, um den Differential-Eingangsbereich des Vorverstärkers PA mit einer hohen Impedanz zu realisieren, wodurch die Störung eines schwachen, auf den Bitleitern gelesenen Signals verhindert wird. Der Vorverstärker PA ist an die Leseverstärker-Aktivierungsschaltung 16 angeschlossen. Die Belastungsschaltung LD des Hauptverstärkers MA ist einer Vielzahl von Leseverstärkern im Block gemeinsam.
• Speziell ist der Vorverstärker PA aus zwei NMOS-Transistoren N5 und einem NMOS- Transistor N6, der eine Stromquelle bildet sowie aus zwei PMOS-Transistoren P3, welche eine Stromspiegel-Belastung bilden, aufgebaut. Die Gates der beiden NMOS- Transistoren N5 sind an die gemeinsamen Bitleiter RBL beziehungsweise angeschlossen, während ihre Sources über den NMOS-Transistor N6 an Masse geschaltet sind. Dem Gate des NMOS-Transistors N6 wird das Zwischenpotential VBL zugeführt. Die Drains der beiden NMOS-Transistoren N5 sind mit den jeweiligen PMOS- Transistoren P3 verbunden, wobei der Drain eines NMOS-Transistors N5 mit den Gates beider PMOS-Transistoren P3 verbunden ist. Zwischen den Sources der PMOS- Transistoren P3 und dem Potential Vcc ist ein PMOS-Transistor P4 geschaltet, der als Leseverstärker-Aktivierungsschaltung 16 dient. Dem Gate des PMOS-Transistors P4 wird ein Leseverstärker-Aktivierungssignal zugeführt.
• Der Hauptverstärker MA besteht aus zwei NMOS-Transistoren N7, einem NMOS- Transistor N8 als Stromquelle und zwei PMOS-Transistoren P5, die eine Stromspiegel- Belastung bilden. Die Gates der beiden NMOS-Transistoren N7 sind über die komplementären Signalleitungen RO und jeweils mit den Drains der beiden NMOS- Transistoren N5 verbunden. Die Sources der NMOS-Transistoren N7 sind über die NMOS-Transistoren N8 mit dem Massepotential verbunden. Dem Gate des NMOS- Transistors N8 wird das Zwischenpotential VBL zugeführt. Die Drains der beiden NMOS-Transistoren N7 sind mit den Drains der PMOS-Transistoren P5 verbunden, beziehungsweise der Drain eines der NMOS-Transistoren N7 ist mit den Gates beider PMOS-Transistoren P5 verbunden. Die Sources dieser PMOS-Transistoren P5 sind mit dem Potential VCC verbunden. Die Drains der PMOS-Transistoren P5 sind zur gemeinsamen Nutzung durch eine Vielzahl von Leseverstärkern mit dem gemeinsamen Lesebus O beziehungsweise verbunden, um dadurch eine Vergrößerung der Musterabmessungen zu vermeiden.
• Zwischen dem gemeinsamen Bitleiter und dem Drain eines der den Vorverstärker PA bildenden NMOS-Transistoren N5 ist ein Kondensator C1 geschaltet, während zwischen dem gemeinsamen Bitleiter RBL und dem Drain des anderen, den Vorverstärker PA bildenden NMOS-Transistors N5 ein Kondensator C2 geschaltet ist. Da die Kondensatoren C1 und C2 die Funktion haben, die parasitären Kapazitäten zwischen den gemeinsamen Bitleitern RBL und sowie dem Ausgangsanschluß des Vorverstärkers PA zu vermindern, verhindern sie eine Schwächung von Signalen auf den gemeinsamen Bitleitern RBL und infolge durch parasitäre Kapazitäten eingekoppelter Störungen.
• Obwohl die PMOS-Transistoren P5 als Belastungsschaltung des Hauptverstärkers MA benutzt werden, kann statt dessen auch eine Hochwiderstandsbelastung eingesetzt werden.
• Die erste Ausgleichsschaltung 17 besteht aus einem NMOS-Transistor N15, der zwischen das Signalleiterpaar RO und geschaltet ist. Dem Gate dieses NMOS-Transistors N15 wird ein erstes Ausgleichssignal CEQ zugeführt. Die erste Ausgleichsschaltung 17 kann ein CMOS-Übertragungsgatter aus der Parallelschaltung eines NMOS-Transistors und eines PMOS-Transistors sein, die durch komplementäre Ausgleichssignale gesteuert werden.
• Zusätzlich kann eine Schaltung vorgesehen werden, welche das Signalleiterpaar RO und auf einen geeigneten Pegel, beispielsweise VCC/2 auflädt, sofern sie durch das erste Ausgleichssignal CEQ eingeschaltet wird. Das heißt, anstelle der ersten Ausgleichsschaltung 17 kann eine erste Vorladungs-Ausgleichsschaltung verwendet werden.
• Die Figuren 4 und 5 sind detaillierte Schaltbilder für acht Spalten des Speicherschaltungsbereiches 20 von Fig. 1 entsprechend dem Muster-Layout, wobei der Fig. 2 gleichende Teile mit den gleichen Bezugszeichen versehen sind, wie in dieser Figur 2.
• Hier sind parallel zum Wortleiter WL vorgesehen: ein Bitleiter-Vorladungs- Stromversorgungs-Leiter 41, Bitleiter-Vorladungs-Ausgleichssignal-Leiter 42a und 42b, Signalleiter 43a und 43b zur Auswahlsteuerung einer Vielzahl von MOS-Transistoren 18, Wiederherstellungs-Abtastverstärker-Aktivierungssignal-Leiter 44 und 45, Schreib- Steuersignal-Leiter 46, ein gemeinsamer Schreibbus 47 und 47, ein Blockauswahlsignal- Leiter 48, ein Ausgleichssignal-Leiter 49, gemeinsame Lesebusse 50a und 50a sowie 50b und .
• Der Spaltenauswahlsignal-Leiter 51i ist parallel zum Bitleiterpaar BLi und vorgesehen.
• Der Lesevorgang im DRAM der ersten Ausführungsform soll nun unter Bezugnahme auf Fig. 6 beschrieben werden.
• Es wird angenommen, daß die Taktgabe, mit welcher der Verstärker 12 aktiviert wird, vor dem oder zum gleichen Zeitpunkt liegt, zu dem der Wortleiter WL aktiviert wird, daß die Taktgabe, mit welcher die erste Ausgleichsschaltung 17 von EIN auf AUS geschaltet wird, zum gleichen Zeitpunkt oder unmittelbar nach dem Zeitpunkt erfolgt, zu dem der Wortleiter WL aktiviert wird, und daß die Taktgabe, mit welcher der Wiederherstellungs-Abtastverstärker 10 aktiviert wird, zum gleichen Zeitpunkt oder danach liegt, zu dem die erste Ausgleichsschaltung 17 ausgeschaltet wird.
• Bevor ein Lesevorgang beginnt, werden das Bitleiterpaar BLi und sowie das gemeinsame Bitleiterpaar RBL und auf der Multiplexer-Ausgangsseite auf das Potential VCC/2 vorgeladen. Wenn beispielsweise zuerst das Spaltenauswahlsignal CSL0 und das Blockauswahlsignal QSL beide aktiviert werden, dann gehen das erste Vorladungssignal ΦPR in den inaktiven Zustand und das Leseverstärker- Aktivierungssignal in den aktiven Zustand über, was den Leseverstärker 12 aktiviert, welcher der Spalte entspricht, die durch das Spaltenauswahlsignal CSL0 auszuwählen ist. Gleichzeitig oder danach wird die Bitleiter-Vorladungs- Ausgleichsschaltung EQL ausgeschaltet, und die Ausgabe des Zeilendecodierers RD aktiviert selektiv den Wortleiter WL, wodurch veranlaßt wird, daß die Information in der an den ausgewählten Wortleiter WL angeschlossenen Speicherzelle MC auf den jeweiligen Bitleitern BL0 und zu lesen ist. Durch den schon im aktiven Zustand befindlichen Leseverstärker 12 wird ein auf dem Bitleiterpaar BL0 und auftretendes schwaches Signal sofort verstärkt. Ein momentaner Lesevorgang beginnt mit dem Schalten der ersten Ausgleichsschaltung 17 vom Ein- in den Auszustand gleichzeitig oder nachdem der Wortleiter aktiviert wird.
• Zum Lesen eines auf dem Bitleiter auftretenden Signals mit hoher Geschwindigkeit ist es wichtig, den Leseverstärker 12 vor der Aktivierung des Wortleiters WL zu aktivieren. Wenn in diesem Falle ein Ungleichgewicht der Potentialdifferenz auf dem Signalleiterpaar RO und zwischen dem Vorverstärker PA und dem Hauptverstärker MA des Leseverstärkers 12 vorherrscht, bevor das aus der Speicherzelle gelesene Signal auf den Bitleitern erscheint, dann wird diese Ungleichgewichtskomponente ebenfalls vom Leseverstärker 12 verstärkt. Daher erfordert die Verstärkung des aus der Speicherzelle gelesenen Signals auf den Bitleitern die Umkehrung von einem solchen Ungleichgewicht verursachter Daten, was das Hochgeschwindigkeits-Lesen behindert.
• Um diesen Nachteil zu beheben, wird die erste Ausgleichsschaltung 17 benutzt, welche das Signalleiterpaar RO und zwischen dem Vorverstärker PA und dem Hauptverstärker MA ausgleicht. Das heißt: Durch das Schalten der ersten Ausgleichsschaltung 17 vom Ein- in den Auszustand zugleich mit oder nach der Aktivierung des Wortleiters kann ein Hochgeschwindigkeits-Lesevorgang sichergestellt werden.
• Der Eingang zu den nicht ausgewählten Leseverstärkern wird durch die erste Vorladungsschaltung 15 auf VCC/2 vorgeladen. Daher verfehlt der Ausgang des Vorverstärkers PA niemals mehr, den niedrigen Pegel einzunehmen und der Hauptverstärker MA befindet sich im Auszustand, was nicht nur verhindert, daß Strom durch den NMOS-Transistor N7 fließt, sondern diesen Transistor beziehungsweise den Leseverstärker auch vom gemeinsamen Lesebus O und trennt.
• Dann führt der Wiederherstellungs-Abtastverstärker 10 den Wiederherstellungsvorgang durch, um ein auf den Bitleitern auftretendes Signal wieder in die Speicherzelle zu schreiben. Speziell startet der Wiederherstellungsvorgang dann, wenn das Wiederherstellungs-Abtastverstärker-Steuersignal SAN vom Pegel VCC/2 auf den niedrigen Pegel (das Potential VSS) wechselt und wenn das Wiederherstellungs-Abtast- Steuersignal SAP von VCC/2 auf den hohen Pegel übergeht. Dann wird ein auf den Bitleitern auftretendes Signal neu in die Speicherzelle geschrieben.
• Nun soll der Schreibvorgang im DRAM der ersten Ausführungsform beschrieben werden.
• Die Schreibvorgänge sind hier zumeist die gleichen, wie in gewöhnlichen DRAMS. Insbesondere werden die einzelnen Bitleiterpaare vor dem Start des Vorganges auf VCC/2 vorgeladen. Wenn der durch den Zeilendecodierer RD ausgewählte Wortleiter aktiviert wird, wird die in der Speicherzelle MC gespeicherte Information auf die Bitleiter gelesen. Wenn ein Spaltenauswahlsignal, beispielsweise CSL0 eine entsprechende Schreib-Gatterschaltung 11 auswählt und das Schreib-Steuersignal WG aktiviert wird, wird der gemeinsame Schreibbus I und selektiv an das Bitleiterpaar BL0 beziehungsweise geschaltet, wodurch das Aufbringen eines Datenwertes auf das Bitleiterpaar BL0 und ermöglicht wird. Danach wird der Wiederherstellungs- Abtastverstärker 10 tätig, um den Datenwert in die ausgewählte Speicherzelle zu schreiben.
• Beim DRAM der ersten Ausführungsform besteht der Leseverstärker 12 aus zwei Verstärkerstufen, dem Vorverstärker PA und dem Hauptverstärker MA, wobei der Vorverstärker PA eine geringe Belastung darstellt. Diese Anordnung weist eine ausreichende Empfindlichkeitscharakteristik auf, sogar wenn das zu verstärkende Signal einen niedrigen Pegel hat. Daher gewährleistet der DRAM der ersten Ausführungsform, verglichen mit herkömmlichen DRAMS mit einstufigem Leseverstärker, eine ausreichend hohe Empfindlichkeit beziehungsweise einen ausreichend großen Verstärkungsfaktor, welche Schwankungen der Lesegeschwindigkeit infolge der Amplitude des Eingangssignals vermindern und dadurch ein Hochgeschwindigkeits-Lesen sicherstellen.
• Die in Fig. 6 durch gestrichelte Linien dargestellten Potentialschwankungen zeigen die Charakteristik des gemeinsamen Lesebus O und während des Lesevorganges in einem herkömmlichen DRAM. Wenn der DRAM der ersten Ausführungsform bei einem realen 4 MBit-DRAM angewandt wird, konnten schnelle Zugriffszeiten in der Größenordnung von 17 ns erreicht werden.
• Bei der ersten Ausführungsform des DRAM ist ein Leseverstärker 12 für jeweils vier Spalten vorgesehen. Verglichen mit einer Anordnung mit einem Leseverstärker für jede Spalte ergibt daher die Anordnung dieser Ausführungsform mehr Platz für die Unterbringung der Leseverstärker 12, was das Layout der Schaltungsanordnung erleichtert. Weil der Eingangssignalpegel des Vorverstärkers PA begrenzt wird, ist es wünschenswert, Bauelemente des Vorverstärkers PA mit möglichst gleichen Charakteristiken (elektrischen Charakteristiken) zu haben. Um dies zu erreichen, ist es wichtig, das Muster der verwendeten Bauelemente so symmetrisch als möglich zu gestalten. Bei der vorliegenden Ausführungsform wird das Layout des Schaltungsmusters erleichtert, weil je ein Leseverstärker im Abstand von vier Bitleiterpaaren angeordnet ist, wodurch es auch möglich wird, ein in bezug auf die Bitleiterpaare möglichst symmetrisches Layout zu erhalten. Da für jeweils vier Spalten ein Leseverstärker vorgesehen ist, wird die Anzahl der Bauelemente pro Spalte nicht in dem Maße vergrößert, wie erwartet, was zu einer geringeren Zunahme der Größe des Layout führt.
• Da die Anzahl der Verstärker beziehungsweise die Anzahl der Drains von MOS- Transistoren, die an den gemeinsamen Bus angeschlossen sind, geringer ist als bei herkömmlichen DRAMS, wo jede Spalte ihren eigenen Leseverstärker hat, kann die parasitäre Kapazität des gemeinsamen Lesebus 0 und 0 vermindert werden. Daher kann der gemeinsame Lesebus unter Verwendung der Leseverstärker mit hoher Geschwindigkeit angesteuert werden. Das heißt: Mit dem DRAM der ersten Ausführungsform können sogar dann Hochgeschwindigkeits-Lesevorgänge ausgeführt werden, wenn der Pegel eines aus einer Speicherzelle auf das Bitleiterpaar gelesenen Signals gering ist, wobei Schwankungen der Lesegeschwindigkeit unterdrückt werden.
• Wenn bei der ersten Ausführungsform des DRAM auf dem gemeinsamen Lesebus O und ein Ungleichgewicht der Potentialdifferenz auftritt, bevor das aus der Speicherzelle gelesene Signal auf dem Bitleiterpaar erscheint, so hat dies störende Auswirkungen auf das Hochgeschwindigkeits-Lesen. Um dieses Problem zu unterbinden, ist eine zweite Ausgleichsschaltung vorgesehen, welche das Potential auf dem gemeinsamen Lesebus O und selektiv ausgleicht. Durch Schalten der zweiten Ausgleichsschaltung vom Ein- in den Auszustand zugleich mit oder unmittelbar nach der Aktivierung des Wortleiters und synchron zur oder ein wenig nach der Wirksamkeit der ersten Ausgleichsschaltung kann ein Hochgeschwindigkeits-Lesen sichergestellt werden.
• Figur 7 zeigt eine Abwandlung des Leseverstärkers 12 von Fig. 3. In der Figur gleicht der Aufbau des Vorverstärkers PA demjenigen von Fig. 3. Der Hauptverstärker MA besteht aus einem bipolaren MOS-Differentialverstärker, der einen Bipolartransistor und einen MOS-Transistor enthält. Im einzelnen sind die Kollektoren von n-p-n- Treibertransistoren Q1 und Q2 an den gemeinsamen Lesebus O und angeschlossen und auch an die als Belastung dienenden PMOS-Transistoren P5; ihre Emitter sind über einen NMOS-Transistor N16 an Masse geschaltet. Dem Gate dieses NMOS-Transistors N16 wird ein invertiertes Aktivierungssignal ΦEN zugeführt. Das Bezugszeichen N15 bezeichnet einen NMOS-Transistor, der als erste Ausgleichsschaltung 17 wirkt.
• Figur 8 ist ein Schaltbild eines Bereiches eines DRAM mit einer Bitleiterpotential- Direktleseschaltung nach einer zweiten Ausführungsform der vorliegenden Erfindung. Aus Gründen der Vereinfachung sind Speicherzellen, Bitleiterpaare, Wortleiter und anderes auf das beschränkt worden, was zum Verständnis der vorliegenden Erfindung notwendig ist. Teile in Fig. 8, die solchen aus Fig. 3 und 7 gleichen, sind mit gleichen Bezugszeichen versehen.
• Diese zweite Ausführungsform des DRAM hat anders als die erste Ausführungsform des DRAM keine erste Vorladungsschaltung 15. Außerdem sind die Anschlußstellen der Leseverstärker-Aktivierungsschaltung 16 und der ersten Ausgleichsschaltung 17 andere als bei der ersten Ausführungsform Weiterhin unterscheidet sie sich von der ersten Ausführungsform dadurch, daß an die gemeinsamen Lesebusse O und eine zweite Ausgleichsschaltung 18 angefügt ist.
• Im einzelnen ist der Vorverstärker PA des Leseverstärkers für jede Spalte (Bitleiter BL0 und sowie BL1 und ) der Speicherzellenanordnung MCA vorgesehen. Zwischen jeden NMOS-Transistor und jeden PMOS-Transistor, die den Vorverstärker PA bilden, ist ein NMOS-Transistor N9 angeschlossen, der den Multiplexer 13 bildet. Die Hauptverstärker MA sind mit einer Anordnung von einem für je zwei Spalten vorgesehen. Dieser Hauptverstärker besteht, wie in Fig. 7 dargestellt, aus einem bipolaren MOS-Differentialverstärker, der wiederum aus einem Bipolartransistor und einem MOS-Transistor aufgebaut ist. Zwischen den Basiselektroden der als Eingangsanschlüsse für diesen Hauptverstärker MA dienenden Transistoren Q1 und Q2 ist die erste Ausgleichsschaltung 17 angeschlossen. Die als Belastungsschaltung des Hauptverstärkers MA wirkenden PMOS-Transistoren PS sind an den gemeinsamen Lesebus O und angeschlossen und werden von einer Vielzahl von Leseverstärkern gleichzeitig benutzt.
• Auf Grund des Spaltenauswahlsignals CSLi (i = 0, 1, 2, ...) wählt der Multiplexer 13 eine der beiden Spalten aus und verbindet dann den Ausgang des entsprechenden Vorverstärkers PA mit dem Eingangsanschluß des Hauptverstärkers MA.
• Auf Grund des Aktivierungssignals ΦEN wählt die Leseverstärker-Aktivierungsschaltung 16 einige aus der Vielzahl der Leseverstärker aus und aktiviert dann deren Hauptverstärker MA. Die erste Ausgleichsschaltung 17 gleicht das Potential der Ausgangsanschlüsse jedes Vorverstärkers der Leseverstärker während der Zeiten außerhalb der Lesevorgänge selektiv aus.
• Die zweite Ausgleichsschaltung 18 gleicht das Potential des gemeinsamen Lesebusses O und während der Zeiten außerhalb der Lesevorgänge selektiv aus. Im einzelnen wird die zweite Ausgleichsschaltung 18 durch das zweite Ausgleichssignal CEQ2 gleichzeitig mit oder unmittelbar nach der Aktivierung des Wortleiters sowie gleichzeitig mit oder kurzzeitig nach dem Schalten der ersten Ausgleichsschaltung 17 vom Ein- in den Auszustand ebenfalls vom Ein- in den Auszustand geschaltet.
• Der Vorverstärker PA und der Hauptverstärker MA werden gleichzeitig mit oder vor der Aktivierung des Wortleiters aktiviert. Zusätzlich werden die einzelnen Ausgleichsschaltungen 17 und 18 gleichzeitig mit oder unmittelbar nach der Aktivierung des Wortleiters vom Ein- in den Auszustand geschaltet.
• Da bei der zweiten Ausführungsform des DRAM die grundsätzlichen Arbeitsgänge die gleichen sind wie bei der ersten Ausführungsform des DRAM, erfolgt keine detaillierte Erläuterung derselben und die bemerkenswertesten Arbeitsgänge sollen nur kurz erläutert werden.
• Es wird angenommen, daß im Zustand Spaltenauswahlsignal CSL0 auf hohem Pegel und Spaltenauswahlsignal CSL1 auf niederem Pegel der ausgewählte Wortleiter aktiviert wird und die Information aus der Speicherzelle auf dem Bitleiter erscheint. In diesem Falle arbeitet der Vorverstärker PA auf der Seite des Bitleiterpaares BL0 und , während derjenige auf der Seite des Bitleiterpaares BL1 und nicht arbeitet, weil der NMOS- Transistor N9 ausgeschaltet ist. Folglich wird die Information auf dem Bitleiterpaar BL0 und dem Hauptverstärker MA zugeführt. Diese Information wird durch den Hauptverstärker MA, der durch das Aktivierungssignal ΦEN aktiviert ist, verstärkt und dann auf den gemeinsamen Lesebus O und gelesen.
• Beim DRAM der zweiten Ausführungsform ist der Leseverstärker aus zwei Verstärkerstufen aufgebaut, wobei die Kapazität des gemeinsamen Bitleiterpaares auf der Ausgangsseite des Vorverstärkers PA dieses Leseverstärkers kleiner ist als diejenige des gemeinsamen Lesebusses O und . Als Konsequenz ist ein zufriedenstellendes Hochgeschwindigkeits-Lesen wie bei der ersten Ausführungsform des DRAM möglich.
• Der DRAM der zweiten Ausführungsform hat einen Hauptversärker MA für je zwei Spalten, was mehr Platz läßt als bei einer herkömmlichen Ausführung. Da er jedoch mehr Schaltungselemente aufweist als derjenige der ersten Ausführungsform, ist es schwierig, das Layout des Vorverstärkers streng symmetrisch auszuführen. Im Ergebnis weist der DRAM der zweiten Ausführungsform eine geringfügig geringere Empfindlichkeit auf als derjenige der ersten Ausführungsform
• Figur 9 zeigt eine Abwandlung des DRAM nach der zweiten Ausführungsform In der Figur wurden Teile, die solchen aus den Fig. 3 und 8 gleichen, mit den gleichen Bezugszeichen versehen.
• In Fig. 9 besteht die Belastungsschaltung aus PMOS-Transistoren P3 des Vorverstärkers PA eines Leseverstärkers, die von einer Vielzahl von Leseverstärkern gemeinsam benutzt werden. Der Hauptverstärker MA besteht aus einem Stromspiegel-CMOS- Differentialverstärker Zwischen dem Paar von NMOS-Treibertransistoren N7 des Hauptverstärkers MA und dem gemeinsamen Lesebus O und ist ein Paar Aktivierungssteuerungs-NMOS-Transistoren N17 geschaltet. Das NMOS-Transistorpaar N17 wird durch das Aktivierungssignal ΦEN gesteuert.
• Fig. 10 zeigt eine Verbesserung des DRAM der ersten Ausführungsform Hier sind eine zweite Vorladungs-Ausgleichsschaltung 91 an den gemeinsamen Lesebus O und von Fig. 2 sowie eine dritte Vorladungs-Ausgleichsschaltung 92 an die Ausgangsanschlüsse einer Differentialverstärkerschaltung DA zur Verstärkung eines Signals auf dem Bus angeschlossen.
• Die zweite Vorladungs-Ausgleichsschaltung 91 besteht aus einem NMOS-Transistor N21, dessen Strompfad zwischen dem gemeinsamen Lesebus O und der Stromversorgung VBL geschaltet ist, einem NMOS-Transistor N22, dessen Strompfad zwischen dem gemeinsamen Lesebus O und geschaltet ist sowie einem NMOS- Transistor N23, dessen Strompfad zwischen dem gemeinsamen Lesebus und der Stromversorgung VBL geschaltet ist, wobei den Gates dieser NMOS-Transistoren N21 bis N23 das zweite Vorladungs-Ausgleichssignal CEQ2 zugeführt wird.
• In dieser Anordnung laden die NMOS-Transistoren N21 bis N23 in der Zeit außerhalb der Lesevorgänge entsprechend dem zweiten Vorladungs-Ausgleichssignal CEQ2 das Potential des gemeinsamen Lesebus O und auf beispielsweise VCC/2 auf beziehungsweise gleichen es aus. In diesern Zustand werden sie gleichzeitig mit oder unmittelbar nach der Aktivierung des Wortleiters WL synchron mit oder geringfügig nach der Tätigkeit der ersten Ausgleichsschaltung (Bezugszahl 17 in Fig. 1) vom Ein- in den Auszustand geschaltet.
• Die dritte Vorladungs-Ausgleichsschaltung 92 besteht aus einem NMOS-Transistor N24, dessen Strompfad zwischen einem Ausgangsanschluß einer Differentialverstärkerschaltung DA und der Stromversorgung VBL geschaltet ist, einem NMOS-Transistor N25, dessen Strompfad die beiden Ausgangsanschlüsse der Differentialverstärkerschaltung DA überbrückt sowie einem NMOS-Transistor N26, dessen Strompfad zwischen einen Ausgangsanschluß der Differentialverstärkerschaltung DA und die Stromversorgung VBL geschaltet ist, wobei den Gates dieser drei NMOS- Transistoren N24 bis N26 das dritte Vorladungs-Ausgleichssignal CEQ3 zugeführt wird.
• Mit dieser Anordnung laden die NMOS-Transistoren N24 bis N26 in der Zeit außerhalb der Lesevorgänge entsprechend dem dritten Vorladungs-Ausgleichssignal CEQ3 das Potential der Ausgangsanschlüsse des Busverstärkung-Differentialverstärkers DA auf beispielsweise VCC/2 auf beziehungsweise gleichen sie aus. In diesem Zustand werden sie gleichzeitig zu oder unmittelbar nach der Aktivierung des Wortleiters sowie synchron zu oder ein wenig nach der Tätigkeit der zweiten Ausgleichsschaltung 91 vom Ein- in den Auszustand geschaltet.
• Das heißt, die einzelnen Ausgleichsschaltungen 91 und 92 werden gleichzeitig oder in der Reihenfolge der Signalübertragung vorn Ein- in den Auszustand geschaltet.
• Die Busverstärkungs-Differentialverstärkerschaltung DA wird aktiviert, bevor der Wortleiter aktiviert wird oder gleichzeitig mit diesem. Als Ergebnis wird die Lesestart- Taktgabe der Differentialverstärkerschaltung DA durch den Wechsel der zweiten Vorladungs-Ausgleichsschaltung 91 vom Ein- in den Auszustand bestimmt.
• Falls eine Kaskadeschaltung mehrerer Differentialverstärkerschaltungen angewandt wird, wird zwischen den einzelnen Differentialverstärkerschaltungen eine vierte Vorladungs- Ausgleichsschaltung (nicht dargestellt) vorgesehen. Die vierte Vorladungs- Ausgleichsschaltung lädt in der Zeit außerhalb der Lesevorgänge entsprechend dem vierten Vorladungs-Ausgleichssignal das Potential zwischen den komplementären Signalausgangsanschlüssen der vielfachen Differentialverstärker DA auf beispielsweise VCC/2 vor beziehungsweise gleicht es aus. In diesem Zustand wird sie gleichzeitig mit oder unmittelbar nach der Aktivierung des Wortleiters sowie synchron zu der oder ein wenig später als die Tätigkeit der zweiten Ausgleichsschaltung 91 und synchron zu der oder ein wenig früher als die Tätigkeit der dritten Ausgleichsschaltung 92 vom Ein- in den Auszustand geschaltet.
• Da bei der dritten Ausführungsform des DRAM die grundlegende Arbeitsweise die gleiche ist wie bei der ersten Ausführungsform, wird auf ihre detaillierte Erläuterung verzichtet und nur die bemerkenswertesten Vorgänge werden unter Bezugnahme auf die Fig. 1 und 10 kurz erläutert.
• Bevor ein Lesevorgang startet, werden das Bitleiterpaar BLi und (i = 1, 2, 3, ...), das gemeinsame Bitleiterpaar RBL und sowie der gemeinsame Lesebus O und auf der Ausgangsseite des Multiplexers 13 sämtlich auf VCC/2 aufgeladen. Es wird angenommen, daß sich alle ausgewählten Leseverstärker 12 und die Busverstärkungs- Differentialverstärkerschaltung DA im aktiven Zustand befinden, bevor der Wortleiter aktiviert wird. In diesem Falle gibt der Vorverstärker PA des Leseverstärkers 12, dem VCC/2 als Bitleiter-Vorladungsspannung VBL zugeführt wird, ein Zwischenpotential aus, das durch die Charakteristik des Vorverstärkers bestimmt ist. Dieses Zwischenpotential wird dem Hauptverstärker MA des Leseverstärkers 12 zugeführt, dessen Ausgang sich ebenfalls auf dem Zwischenpotential befindet. Es ist daher offensichtlich, daß die vorherige Einstellung dieser Vorladungsspannung auf einen geeigneten Wert für die Hochgeschwindigkeits-Arbeitsweise erwünscht ist. Bei der vorliegenden Ausführungsform werden die Schaltungscharakteristiken derart eingestellt, daß bei Zufuhr des Potentialpegels VCC/2 an die beiden Anschlüsse des Vorverstärkers PA und des Hauptverstärkers MA des Leseverstärkers 12 sowie der Busverstärker- Differentialverstärkerschaltung DA jeder dieser Verstärker auch am Ausgang VCC/2 liefert. Die Vorladungsspannung auf dem gemeinsamen Lesebus O und sowie auf der Ausgangsseite der Busverstärkungs-Differentialverstärkerschaltung DA wird ebenfalls auf VCC/2 eingestellt.
• Da der DRAM der dritten Ausführungsform durch Hinzufügen der zweiten und dritten Vorladungs-Ausgleichsschaltungen 91 und 93 zum DRAM der ersten Ausführungsform aufgebaut worden ist, kann der zuerst genannte Daten schneller lesen als der letztgenannte.
• Sogar wenn ein DRAM mit einer Bitleiterpotential-Direktleseschaltung einen Differentialleseverstärker hat, der nur aus Vorverstärkern für jede Spalte der Speicherzellenanordnung besteht oder wenn er Differentialleseverstärker hat, die nur aus Vorverstärkern für jeweils eine Vielzahl von Spalten bestehen, ist ein Hochgeschwindigkeits-Lesen immer noch gewährleistet.
• Insbesondere, um den Leseverstärker zum dem Zeitpunkt zu aktivieren, zu dem oder bevor der Wortleiter aktiviert wird und um ein auf den Bitleitern auftretendes Signal unmittelbar und ohne Verzug nach der Aktivierung des Wortleiters durch den Leseversärker zu verstärken, ist eine Ausgleichsschaltung vorgesehen, welche das Potential zwischen den Ausgangsanschlüssen, die komplementäre Signale liefern, selektiv ausgleicht. Durch Schalten dieser Ausgleichsschaltung vorn Ein- in den Auszustand gleichzeitig oder nachdem der Wortleiter aktiviert worden ist, ist es möglich, zu verhindern, daß ein Ungleichgewicht des Potentials zwischen den Ausgangsanschlüssen des Leseverstärkers verstärkt wird, wodurch ein Hochgeschwindigkeits-Lesen gewährleistet wird.

Claims (10)

1. Halbleiter-Speichereinrichtung mit:

einer Speicherzellenanordnung (MCA), in welcher dynamische Speicherzellen (MC) an einigen Schnittpunkten einer Vielzahl Bitleiterpaare (BLi, ) mit einer Vielzahl von Wortleitern (WL) angeordnet sind;

einem Zeilendecodierer (RD) zur Auswahl eines Wortleiters (WL) der Speicherzellenanordnung (MCA);

einem Spaltendecodierer (CD) zum Liefern eines Spaltenauswahlsignals zur Auswahl eines der Bitleiterpaare der Speicherzellenanordnung (MCA);

Bitleiter-Vorladungs-Ausgleichsschaltungen (EQL), die an die einzelnen Bitleiterpaare der Speicherzellenanordnung (MCA) angeschlossen sind, beziehungsweise welche auf Grund eines Vorladungs-Ausgleichssignals das Bitleiterpaar (BLi, ) für einen bestimmten Zeitraum auf ein festgelegtes Potential aufladen beziehungsweise ausgleichen;

Wiederherstellungs-Abtastverstärkern (10), die an die einzelnen Bitleiterpaare der Speicherzellenanordnung (MCA) angeschlossen sind, beziehungsweise welche die Information in der Speicherzelle (MC) wiederherstellen;

für die einzelnen Bitleiterpaare der Speicherzellenanordnung (MCA) vorgesehenen Schreib-Gatterschaltungen (11), welche durch ein Spaltenauswahlsignal (CSL) vom Spaltendecodierer (CD) ausgewählt werden;

einem Schreib-Datenleiterpaar (I, ), welches gemeinsam an die Schreib- Gatterschaltungen (11) angeschlossen ist und die zu schreibende Information überträgt;

einer Vielzahl von Leseverstärkern (12), von denen jeweils einer für eine bestimmte Anzahl von Bitleiterpaaren der Speicherzellenanordnung (MCA) vorgesehen ist und deren jeder aus einer Vielzahl in Kaskade geschalteter Differentialverstärker (PA, MA) aufgebaut ist;

einem Lese-Datenleiterpaar (O, ), welches gemeinsam an die einzelnen Endstufen- Ausgangsbereiche der Leseverstärker (12) angeschlossen sind;

einem Multiplexer (13), der auf Grund eines Spaltenauswahlsignals vom Spaltendecodierer (CD) eines der Bitleiterpaare auswählt und dann mit dem entsprechenden Leseverstärker (12) verbindet;

einer ersten, an der Ausgangsseite des Multiplexers (13) angeschlossenen Vorladungsschaltung (15), welche durch ein erstes Vorladungssignal selektiv eingeschaltet wird und das Signalleiterpaar (RBL, ) auf der Ausgangsseite des Multiplexers (13) während der Zeit, in der keine Lesevorgänge stattfinden, auf ein festgelegtes Potential auflädt;

einer Steuersignal-Erzeugungsschaltung (14), deren Ausgangsanschluß an die erste Vorladungsschaltung (15) und an den Leseverstärker (12) angeschlossen ist und die entsprechend den Spaltenauswahlsignalen nicht nur das erste Vorladungssignal selektiv deaktiviert, sondern auch ein Steuersignal (ΦEN, ΦPR) erzeugt, um den Leseverstärker (12) zu aktivieren, und

einer für den Leseverstärker (12) vorgesehenen Leseverstärker-Aktivierungsschaltung (16), welche auf Grund des von der Steuersignal-Erzeugungsschaltung (14) erzeugten Steuersignals den Leseverstärker (12) aktiviert.

2. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker (12) aus einem Vorverstärker (PA) und einem Rauptverstärker (MA) zusammengesetzt ist, deren jeder aus einem CMOS-Differentialverstärker mit einer Stromspiegel-Belastung besteht, wobei der Vorverstärker mit einem MOS-Transistor verbunden ist, der die Leseverstärker-Aktivierungsschaltung (16) bildet und die Stromspiegel-Belastung des Hauptverstärkers von einer Vielzahl von Leseverstärkern (12) gleichzeitig benutzt wird.

3. Halbleiter-Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Vorverstärker (PA) komplementäre Ausgangsanschlüsse aufweist, die mit den Eingangsanschlüssen des Hauptverstärkers (MA) verbunden sind und eine erste Ausgleichsschaltung (17), welche das Potential der Ausgangsanschlüsse des Vorverstärkers (PA) auf Grund eines ersten Ausgleichssignals ausgleicht, ist über Kreuz mit diesen Ausgangsanschlüssen verbunden.

4. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker (12) ein Differentialverstärker ist, der aus einem Vorverstärker (PA) und einem Hauptverstärker (MA) zusammengesetzt ist, wobei ersterer aus einem CMOS- Differentialverstärker mit einer Stromspiegel-Belastung und letzterer aus einem Bipolartransistor mit einem MOS-Transistor als Stromspiegel-Belastung besteht, und die Stromspiegel-Belastung des Hauptverstärkers (MA) von einer Vielzahl von Leseverstärkern (12) gemeinsam benutzt wird.

5. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß sie eine Vielzahl von Speicherzellenanordnungs-Blöcken (MCA) und Schreib-/Leseschaltungs- Blöcken (WCR) aufweist, wobei jeder der letztgenannten Wiederherstellungs- Abtastverstärker (10), Schreib-Gatterschaltungen (11), Leseverstärker (12), Multiplexer (13), erste Vorladungsschaltungen (15), Steuersignal-Erzeugungsschaltungen (14), Leseverstärker-Aktivierungsschaltungen (16) sowie erste Ausgleichsschaltungen (17) enthält, und die Vielzahl der Speicherzellenanordnungs-Blöcke (MCA) und Schreib- /Leseschaltungs-Blöcke (WCR) abwechselnd angeordnet sind.

6. Halbleiter-Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Schreib-Datenleiterpaar (I, ) gemeinsam an eine Vielzahl von Schreib- Gatterschaltungen (11) in einem Block der Schreib-/Leseschaltungen (WCR) und das Lese-Datenleiterpaar (O, ) gemeinsam an eine Vielzahl von Leseverstärkern (12) in einem Block der Schreib-/Leseschaltungen (WCR) angeschlossen sind.

7. Halbleiter-Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuersignal-Erzeugungsschaltung (14) aus einer logischen Schaltung besteht, welche UND-Werte der ODER-Werte der Spaltenauswahlsignale (CSL) mit den Blockauswahlsignalen (QSL) bildet, die aus dem Ausgangssignal des Zeilendecodierers zur Auswahl des Blocks erzeugt werden, und sie dann das Steuersignal (ΦEN, ΦPR) bildet.

8. Halbleiter-Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Speicherzellenanordnungs- Blöcke (MCA) und die Schreib-/Leseschaltungs-Blöcke (WCR) abwechselnd angeordnet sind und der Zeilendecodierer (RD) sich an einer Längsseite dieser Blockanordnung befindet, während sich der Spaltendecodierer (CD) an einer Querseite der gleichen Anordnung befindet und eine der Schreib-/Leseschaltungen (WCR) auf der Grundlage des Blockauswahlsignals ausgewählt wird.

9. Halbleiter-Speichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das Schreib-Datenleiterpaar (I, ), das Lese-Datenleiterpaar (O, ), der Blockauswahlsignal-Leiter zur Übertragung des Blockauswahlsignals und der Ausgleichssignal-Leiter zur Übertragung des ersten Ausgleichssignals sämtlich parallel zum Wortleiter in einem die Schreib-/Leseschaltung (WCR) bildenden Block angeordnet sind, während der Spaltenauswahlsignal-Leiter zur Übertragung des Spaltenauswahlsignals rechtwinklig zum Wortleiter (WL) in einem die Speicherschaltung bildenden Block (MCA) angeordnet ist.

10. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Vorverstärker (PA) einen ersten und einen zweiten Eingangsanschluß aufweist, an den das Bitleiterpaar einer jeden Spalte angeschlossen ist sowie einen ersten und einen zweiten Ausgangsanschluß, die an die Eingangsanschlüsse des Hauptverstärkers (MA) angeschlossen sind, mit einem ersten Kondensator (C1) zwischen dem ersten Eingangsanschluß und dem zweiten Ausgangsanschluß sowie einem zweiten Kondensator (C2) zwischen dem zweiten Eingangsanschluß und dem ersten Ausgangsanschluß.