JPH0823994B2 - ダイナミツク型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型RAM（ランダム・アクセ
ス・メモリ）に関するもので、例えば、そのメモリアレ
イが情報蓄積用キャパシタ及びアドレス選択用MOSFETか
らなる１素子型のダイナミックメモリセルにより構成さ
れ、それぞれの相補データ線に対応してセンスアンプ回
路が設けられるダイナミック型RAMに利用して有効な技
術に関するものである。

〔従来の技術〕

いわゆる１素子型のダイナミックメモリセルを用いた
ダイナミック型RAMについては、例えば日経マグロウヒ
ル社発行、1985年６月３日付『日経エレクトロニクス』
の209頁〜231頁に記載されている。

〔発明が解決しようとする問題点〕

上記のようなダイナミック型RAMでは、メモリアレイ
を構成する複数の相補データ線に対応してセンスアンプ
回路がそれぞれ設けられる。また、同一のメモリマット
に配置される複数のセンスアンプ回路に対して動作電流
を供給するためのコモンソース線が、これらのセンスア
ンプ回路に沿うようにレイアウトされる。同一のコモン
ソース線に結合されるセンスアンプ回路は、タイミング
制御回路から供給されるセンスアンプ動作タイミング信
号に従って、同時に動作状態にされる。

センスアンプ回路は、ダイナミック型メモリセルから
出力される微小読み出し信号を増幅する。センスアンプ
回路によって増幅された読み出し信号は、相補共通デー
タ線を介して選択的に出力されるとともに、対応するメ
モリセルの記憶情報をリフレッシュするために用いられ
る。

ダイナミック型RAMの読み出し動作におけるアクセス
タイムは、これらのセンスアンプ回路の感度と動作速度
によって影響される。このセンスアンプ回路の感度は、
センスアンプ回路を構成する増幅MOSFETのコンダクタン
スによって左右され、またセンスアンプ回路の動作速度
は、上記増幅MOSFETのコンダクタンスとコモンソース線
を介して供給される動作電流の立ち上がりに左右され
る。

前述のように、センスアンプ回路は相補データ線ごと
に設けられ、同一のメモリマット内の複数のセンスアン
プ回路は、メモリマットに沿って比較的長い距離を引き
回されて配置される一本のコモンソース線を介して供給
される動作電流に従って、一斉に動作状態とされる。ま
た、これらのセンスアンプ回路は、ダイナミック型RAM
の通常のアクセス時のほか、所定の周期で行われるリフ
レッシュ動作においても動作状態とされ、ダイナミック
型RAMの消費電力は、ほぼこのリフレッシュ動作時の消
費電力によって決まる。したがって、センスアンプ回路
の増幅MOSFETのコンダクタンスを大きくしその感度を高
めることによって、ダイナミック型RAMの動作は高速化
されるが、それにともなってダイナミック型RAMの消費
電力が増大される結果となる。一方、コモンソース線に
は、上記タイミング信号によってオン状態とされる駆動
用MOSFETを起点とする距離に従って、分布抵抗が存在す
る。このため、センスアンプ回路の動作速度は、上記駆
動用MOSFETからの距離に従って遅くなり、ダイナミック
型RAMとしてのアクセスタイムは、駆動用MOSFETに最も
離れて配置されるセンスアンプ回路の動作速度によって
制限される。上記のような従来のダイナミック型RAMで
は、所望するアクセスタイムや消費電力及び半導体基板
の大きさに応じて、メモリマットの分割方法やセンスア
ンプ回路の増幅MOSFETのサイズを最適化しなくてはなら
ない。

この発明の目的は、さらにアクセスタイムの高速化と
低消費電力化を図ったダイナミック型RAMを提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
メモリアレイを構成する相補データ線に対応して、比較
的小さなコンダクタンスとされる増幅MOSFETからなるセ
ンスアンプ回路をそれぞれ設け、また上記複数の相補デ
ータ線を所定の数ずつ分割した群に対応して、比較的大
きなコンダクタンスとされる増幅MOSFETからなり所定の
アドレス信号に従って対応する群内の一組の相補データ
線と選択的に接続される共通センスアンプ回路を設ける
ものである。

〔作用〕

上記した手段によれば、出力すべきメモリセルの読み
出し信号は、そのメモリセルが結合される相補データ線
に対応して設けられるセンスアンプ回路と選択的に接続
される共通センスアンプ回路の両方によって高速に増幅
され、またその他のメモリセルの記憶情報は、それぞれ
の相補データ線に対応して設けられるセンスアンプ回路
のみによってダイナミック型RAMのアクセス期間内にお
いて比較的ゆっくりとリフレッシュされるため、ダイナ
ミック型RAMの読み出し動作の高速化と低消費電力化を
図ることができる。

〔実施例〕

第２図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図の各回
路素子は、公知のCMOS（相補型MOS）集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。以下の図
において、チャンネル（バックゲート）部に矢印が付加
されたMOSFETはＰチャンネル型であり、矢印の付加され
ないＮチャンネルMOSFETと区別される。

この実施例のダイナミック型RAMでは、メモリアレイ
Ｍ−ARYを構成する相補データ線に対応してセンスアン
プSAの単位回路が設けられ、また４組ずつの相補データ
線を１群として、群ごとに共通センスアンプCSAの単位
回路が設けられる。これらの共通センスアンプCSAの単
位回路は、Ｘアドレス信号AX0及びAX1として供給される
下位２ビットのカラムアドレス信号に従って、選択され
るべきメモリセル又は下位２ビットのカラムアドレスが
そのメモリセルと同じである他のメモリセルに対応する
群内の一組の相補データ線に、選択的に接続される。し
たがって、この実施例のダイナミック型RAMのカラムア
ドレスデコーダは、ロウアドレスデコーダとともに二段
構成とされ、上記下位２ビットのカラムアドレス信号を
デコードし、共通センスアンプCSA及びカラムアドレス
デコーダCDCRに選択信号y0〜y3を供給するためのプリデ
コーダPDCRが設けられる。このプリデコーダPDCRは、下
位２ビットのロウアドレス信号をデコードし、ワード線
選択タイミング信号φx0〜φx3を形成して、ロウアドレ
スデコーダRDCRに供給する機能も持つ。

さらに、この実施例のダイナミック型RAMではアドレ
スマルチプレクス方式が採られ、Ｘアドレス信号AX0〜A
Xi及びＹアドレス信号AY0〜AYiが同一の外部端子A0〜Ai
を介して供給される。また、自動リフレッシュ動作モー
ドにおいて、リフレッシュするワード線を自律的に指定
するためのリフレッシュアドレスカウンタREFCと、この
リフレッシュアドレスカウンタREFCにより形成されるリ
フレッシュアドレス信号rx0〜rxiと外部から供給される
Ｘアドレス信号AX0〜AXiとを切り換え選択してロウアド
レスバッファRADBに伝達するためのアドレスマルチプレ
クサAMXが設けられる。

第２図において、特に制限されないが、メモリアレイ
Ｍ−ARYは２交点方式とされ、同図の水平方向に配置さ
れるｎ＋１組の相補データ線D0・▲▼〜Dn・▲
▼と、垂直方向に配置されるｍ＋１本のワード線W0〜Wm
及びこれらの相補データ線とワード線の交点に配置され
る（ｍ＋１）×（ｎ＋１）個のメモリセルにより構成さ
れる。これらのメモリセルは、後述するように、１素子
型のダイナミックメモリセルとされ、それぞれアドレス
選択用MOSFETQm及び情報記憶用キャパシタCsにより構成
される。

メモリアレイＭ−ARYの同じ列に配置されるメモリセ
ルのアドレス選択用MOSFETQmのドレインは、対応する相
補データ線D0・▲▼〜Dn・▲▼に、所定の規則
性をもって交互に結合される。

相補データ線D0・▲▼〜Dn・▲▼は、その一
方において、対応するセンスアンプSAの単位回路に結合
され、さらに共通センスアンプCSAにスイッチMOSFETを
介してその単位回路に結合される。特に制限されない
が、共通センスアンプCSAの単位回路は、４組の相補デ
ータ線からなる群ごとに設けられ、４組のスイッチMOSF
ET対を介して、カラムアドレス信号によって指定される
メモリセル及び下位２ビットのカラムアドレスが上記メ
モリセルと同じである他のメモリセルに対応する相補デ
ータ線と、選択的に結合される。これらのスイッチMOSF
ET対のゲートは共通接続され、プリデコーダPDCRから対
応する選択信号y0〜y3が供給される。

後述するように、センスアンプSAはｎ＋１個の単位回
路により構成され、共通センスアンプCSAは（ｎ＋１）/
4個の単位回路により構成される。センスアンプSAのｎ
＋１個の単位回路には、それぞれ並列形態とされる２組
の駆動用MOSFETを介して、回路の電源電圧Vcc及び接地
電位が供給される。これらの駆動用MOSFETとセンスアン
プSAの単位回路との間には、それぞれコモンソース線SP
及びSNが設けられる。また、同様に、共通センスアンプ
CSAの（ｎ＋１）/4の単位回路には、それぞれ並列形態
とされる２組の駆動用MOSFETを介して、回路の電源電圧
Vcc及び接地電位が供給される。これらの駆動用MOSFET
と共通センスアンプCSAの単位回路との間には、それぞ
れコモンソース線CP及びCNが設けられる。上記センスア
ンプSA及び共通センスアンプCSAの２組の駆動用MOSFET
には、後述するタイミング制御回路TCから、タイミング
信号φpa1及びφpa2が供給される。これらのタイミング
信号φpa1及びφpa2は、わずかの時間差をもって形成さ
れる。これにより、センスアンプSA及び共通センスアン
プCSAの各単位回路は、タイミング信号φpa1及びφpa2
に従って２段動作を行う。

これらのセンスアンプSAと共通センスアンプCSAの具
体的な回路構成と動作の概要については、後で詳細に説
明する。

相補データ線D0・▲▼〜Dn・▲▼は、その他
方において、カラムスイッチCSWの対応するスイッチMOS
FET対を介して、相補共通データ線CD・▲▼に結合
される。カラムスイッチCSWはそれぞれのスイッチMOSFE
T対のゲートは共通接続され、カラムアドレスデコーダC
DCRから対応するデータ線選択信号Y0〜Ynがそれぞれ供
給される。

前述のように、この実施例のダイナミック型RAMで
は、特に制限されないが、カラムアドレス信号の下位２
ビットがＸアドレス信号AX0及びAX1として供給され、こ
れらの下位２ビットを除く他のカラムアドレス信号が、
Ｙアドレス信号AY0〜AYiとして供給される。このうち下
位２ビットのカラムアドレス信号は、ロウアドレスバッ
ファRADBを介して、プリデコーダPDCRに伝達され、選択
信号y0〜y3としてデコードされた後、カラムアドレスデ
コーダCDCRに供給される。また、その他のカラムアドレ
ス信号は、カラムアドレスバッファCADBによって相補内
部アドレス信号ay0〜ayi（ここで、例えば外部アドレス
信号AYOと同相の内部アドレス信号ayoと逆相の内部アド
レス信号▲▼をあわせて相補内部アドレス信号ay
0と表す。以下同じ）とされ、カラムアドレスデコーダC
DCRに供給される。

カラムアドレスデコーダCDCRは、カラムアドレスバッ
ファCADBから供給される相補内部アドレス信号ay0〜ayi
をさらにデコードし、プリデコーダPDCRから供給される
選択信号y0〜y3と組み合わせることによって、上記デー
タ線選択信号Y0〜Ynを形成し、カラムスイッチCSWに供
給する。これらのデータ線選択信号Y0〜Ynは、タイミン
グ制御回路TCから供給されるデータ線選択タイミング信
号φｙに同期して形成される。

カラムアドレスバッファCADBは、アドレス信号入力端
子A0〜Aiを介してカラムアドレスストローブ信号▲
▼の立ち下がりに同期して供給されるＹアドレス信号
AY0〜AYiを、タイミング制御回路TCから供給されるタイ
ミング信号φacに従って取り込み、保持するとともに、
相補内部アドレス信号ay0〜ayiを形成し、カラムアドレ
スデコーダCDCRに供給する。

カラムスイッチCSWによって指定された相補データ線
が選択的に接続される共通相補データ線CD・▲▼
は、メインアンプMAの入力端子に結合されるとともに、
データ入力バッファDIBの出力端子に結合される。メイ
ンアンプMAの出力端子は、さらにデータ出力バッファDO
Bの入力端子に結合される。

メインアンプMAは、タイミング制御回路TCから供給さ
れるタイミング信号φmaのハイレベルによって動作状態
とされ、選択されたメモリセルから相補共通データ線CD
・▲▼を介して入力される読み出しデータをさらに
増幅し、データ出力バッファDOBに伝達する。

データ出力バッファDOBは、ダイナミック型RAMの読み
出し動作モードにおいて、タイミング制御回路TCから供
給されるタイミング信号φｒのハイレベルによって動作
状態とされ、上記メインアンプMAの出力信号をデータ入
出力端子DIOに出力する。ダイナミック型RAMの非動作状
態あるいは書き込み動作モードにおいて、データ出力バ
ッファDOBの出力はハイインピーダンス状態とされる。

データ入力バッファDIBは、ダイナミック型RAMの書き
込み動作モードにおいて、タイミング信号φｗのハイレ
ベルによって動作状態とされ、データ入出力端子DIOか
ら供給される書き込みデータを相補書き込み信号とし、
相補共通データ線CD・▲▼に供給する。ダイナミッ
ク型RAMの非動作状態あるいは読み出し動作モードにお
いて、データ入力バッファDIBの出力はハイインピーダ
ンス状態とされる。

一方、メモリアレイＭ−ARYの同じ行に配置されるｎ
＋１個のメモリセルのアドレス選択用MOSFETQmのゲート
は、対応するワード線W0〜Wmに結合される。ワード線W0
〜Wmは、ロウアドレスデコーダRDCRに結合され、そのう
ちの一本が選択・指定される。

前述のように、ロウアドレスデコーダは２段構成とさ
れる。また、この実施例のダイナミック型RAMでは、下
位２ビットのロウアドレス信号がＸアドレス信号AX2及
びAX3として供給され、下位２ビットを除くその他のロ
ウアドレス信号が、Ｘアドレス信号AX4〜AXiとして供給
される。このうち、下位２ビットのロウアドレス信号
は、ロウアドレスバッファRADBから相補内部アドレス信
号ax2及びax3としてプリデコーダPDCRに送られ、そこで
デコードされた後、ワード線選択タイミング信号φx0〜
φx3としてロウアドレスデコーダRDCRに伝達される。ま
た、下位２ビットを除くその他のロウアドレス信号は、
ロウアドレスバッファRADBから相補内部アドレス信号ax
4〜axiとして直接ロウアドレスデコーダRDCRに伝達され
る。

プリデコーダPDCRは、前述のように、下位２ビットの
カラムアドレス信号をデコードし、選択信号y0〜y3を形
成するとともに、ロウアドレスバッファRADBから供給さ
れる相補内部アドレス信号ax2及びax3をデコードし、ワ
ード線選択タイミング信号φx0〜φx3を形成して、ロウ
アドレスデコーダRDCRに供給する。これらのワード線選
択タイミング信号φx0〜φx3は、タイミング制御回路TC
から供給されるタイミング信号φｘに同期して形成さ
れ、そのハイレベルは、メモリセルに対するハイレベル
書き込みがアドレス選択用MOSFETのしきい値電圧によっ
て低下するのを防ぐため、電源電圧Vccよりやや高い電
圧とされる。

ロウアドレスデコーダRDCRは、下位２ビットを除く相
補内部アドレス信号ax4〜axiをデコードし、さらにプリ
デコーダPDCRから供給されるワード線選択タイミング信
号φx0〜φx3と組み合わせることによって、ロウアドレ
ス信号に指定される一本のワード線を電源電圧Vccより
やや高いハイレベルの選択状態とするためのワード線選
択信号（W0〜Wm）を形成する。

ロウアドレス系の選択回路を以上のような２段構成と
することで、ロウアドレスデコーダRDCRの単位回路のレ
イアウトピッチ（間隔）とワード線のレイアウトピッチ
とを合わせることができ、半導体基板上のレイアウトを
効率的なものとすることができる。

ロウアドレスバッファRADBは、アドレスマルチプレッ
クサAMXから供給されるロウアドレス信号を受け、それ
を保持するとともに、相補内部アドレス信号ax0〜axiを
形成して、プリデコーダPDCR及びロウアドレスデコーダ
RDCRに供給する。

前述のように、この実施例のダイナミック型RAMで
は、メモリセルの記憶データを所定の周期内に読み出
し、再書き込みするための自動リフレッシュモードが設
けられ、この自動リフレッシュモードにおいてリフレッ
シュすべきワード線を指定するためのリフレッシュアド
レスカウンタREFCが設けられる。アドレスマルチプレク
サAMXは、タイミング制御回路TCから供給される内部制
御信号refに従って、外部端子A0〜Aiを介して供給され
るＸアドレス信号AX0〜AXi及びリフレッシュアドレスカ
ウンタREFCから供給されるリフレッシュアドレス信号rx
2〜rxiを選択して、ロウアドレスバッファRADBに伝達す
る。すなわち、内部制御信号refがロウレベルとされる
通常のメモリアクセスモードにおいて、外部端子A0〜Ai
を介して外部の装置から供給されるＸアドレス信号AX0
〜AXiを選択し、内部制御信号refがハイレベルとされる
自動リフレッシュモードにおいて、リフレッシュアドレ
スカウンタREFCから出力されるリフレッシュアドレス信
号rx2〜rxiを選択する。Ｘアドレス信号AX0〜AXiは、外
部から制御信号として供給されるロウアドレスストロー
ブ信号▲▼の立ち下がりに同期して供給されるた
め、ロウアドレスバッファRADBによるロウアドレス信号
の取り込みは、タイミング制御回路TCによってロウアド
レスストローブ信号▲▼の立り下がりを検出して
形成されるタイミング信号φarに従って行われる。

リフレッシュアドレスカウンタREFCは、ダイナミック
型RAMの自動リフレッシュ動作モードにおいて動作し、
タイミング制御回路TCから供給されるタイミング信号φ
ｃを計数して、リフレッシュするワード線を指定するた
めのリフレッシュアドレス信号rx2〜rxiを形成し、アド
レスマルチプレクサAMXに供給する。

タイミング制御回路TCは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼、カラ
ムアドレスストローブ信号▲▼及びライトイネー
ブル信号▲▼によって上記各種のタイミング信号や
内部制御信号を形成し、各回路に供給する。

第１図には、第２図のダイナミック型RAMのセンスア
ンプSA及び共通センスアンプCSAの一実施例の回路図が
示されている。

第１図において、メモリアレイＭ−ARYを構成する各
メモリセルMCは、同図に例示的に示されるように、情報
蓄積用キャパシタCsとアドレス選択用MOSFETによって構
成される。前述のように、同一の行に配置されるｎ＋１
個のメモリセルMCのアドレス選択用MOSFETのゲートは、
それぞれ対応するワード線W0〜Wmに結合される。また、
同一の列に配置されるメモリセルMCのアドレス選択用MO
SFETのドレインは、それぞれ対応する相補データ線D0・
▲▼〜Dn・▲▼に所定の規則性をもって交互に
結合される。

各相補データ線D0・▲▼〜Dn・▲▼は、第１
図に示されるように、その一方において、センスアンプ
SAの対応する単位回路USAに結合され、さらに共通セン
スアンプCSAの対応するスイッチMOSFET対Q13・Q14〜Q27
・Q28を介して、対応すう群の単位回路UCSAに選択的に
接続される。これらのスイッチMOSFET対のゲートは、そ
れぞれ４組ごとに共通接続され、プリデコーダPDCRから
選択信号y0〜y3が供給される。この選択信号y0〜y3は、
ダイナミック型RAMの通常のメモリアクセスにおいて形
成され、リフレッシュ動作モードにおいては形成されな
い。一方、各相補データ線D0・▲▼〜Dn・▲▼
は、その他方において、カラムスイッチCSWの対応する
スイッチMOSFET対Q29・Q30〜Q43・Q44を介して、相補共
通データ線CD・CDに選択的に接続される。前述のよう
に、これらのカラムスイッチCSWのスイッチMOSFET対に
は、カラムアドレスデコーダCDCRから対応するデータ線
選択信号Y0〜Ynが供給される。

センスアンプSAは、ｎ＋１個の単位回路USAにより構
成される。各単位回路USAは、第１図に例示的に示され
るように、ＰチャンネルMOSFETQ7,Q8及びＮチャンネルM
OSFETQ11,Q12からなるCMOSラッチ回路で構成され、その
入出力ノードが対応する相補データ線D0・D0〜Dn・Dnに
それぞれ結合される。特に制限されないが、センスアン
プSAの単位回路USAを構成するこれらの増幅MOSFETは、
対応する相補データ線に結合されるメモリセルMCの記憶
情報をダイナミック型RAMのリフレッシュ動作モードの
全期間をかけてリフレッシュしうる程度の比較的小さな
コンダクタンスを持つように設計される。センスアンプ
SAを構成するＰチャンネル型及びＮチャンネル型の増幅
MOSFETのソースは、それぞれコモンソース線SP及びSNに
共通接続される。これらのコモンソース線SP及びSNは、
特に制限されないが、並列形態のＰチャンネルMOSFETQ
3,Q4を介して電源電圧Vccに結合され、並列形態のＮチ
ャンネルMOSFETQ47,Q48を介して回路の接地電圧に結合
される。

共通センスアンプCSAには、４組ずつの相補データ線
からなる群に対応して設けられる（ｎ＋１）/4の単位回
路UCSAにより構成される。これらの単位回路と相補デー
タ線D0・▲▼〜Dn・▲▼の間には、上述のスイ
ッチMOSFET対Q13・Q14〜Q27・Q28が設けられる。各スイ
ッチMOSFET対の一方はそれぞれ対応する相補データ線に
結合され、その他方はそれぞれ群ごとに対応する共通セ
ンスアンプCSAの単位回路UCSAの入出力ノードに共通に
接続される。

共通センスアンプCSAの単位回路UCSAは、第１図に例
示的に示されるように、センスアンプSAの単位回路USA
と同一の構成とされる。すなわち、共通センスアンプCS
Aの各単位回路UCSAは、ＰチャンネルMOSFETQ5,Q6及びＮ
チャンネルMOSFETQ9,Q10からなるCMOSラッチ回路で構成
され、その入出力ノードは、上述のように、対応する群
の４組のスイッチMOSFET対の他方に結合される。特に制
限されないが、これらの共通センスアンプCSAの単位回
路UCSAを構成する増幅MOSFETは、比較的大きなコンダク
タンスをもつように設計される。共通センスアンプCSA
を構成するＰチャンネル型及びＮチャンネル型の増幅MO
SFETのソースは、それぞれコモンソース線CP及びCNに共
通接続される。これらのコモンソース線CP及びCNは、特
に制限されないが、並列形態のＰチャンネルMOSFETQ1,Q
2を介して電源電圧Vccに結合され、並列形態のＮチャン
ネルMOSFETQ45,Q46を介して回路の接地電圧に結合され
る。

コモンソース線CP及びSPと回路の電源電圧Vccとの間
に設けられる駆動MOSFETQ1,Q3及びQ2,Q4のゲートには、
共通センスアンプCSA及びセンスアンプSAを活性化させ
るためのタイミング信号φpa1,φpa2のインバータ回路N
1及びN2による反転信号がそれぞれ供給される。また、
コモンソース線CN及びSNと回路の接地電位との間に設け
られる駆動MOSFETQ45,Q47及びQ46,Q48のゲートには、上
記タイミング信号φpa1,φpa2がそれぞれ供給される。
これらのタイミング信号φpa1,φpa2は、所定の時間差
をもって形成される。これにより、共通センスアンプCS
A及びセンスアンプSAの動作は２段階に行われる。

すなわち、タイミング信号φpa1が供給される第１段
階において、比較的小さいコンダクタンスを持つように
されるMOSFETQ1,Q3及びQ45,Q47がオン状態とされ、その
電流制限作用によって、メモリセルから対応する相補デ
ータ線に与えられる微小読み出し信号は不所望なレベル
変動を受けることなく増幅される。また、上記共通セン
スアンプCSA及びセンスアンプSAの増幅動作によって相
補データ線の電位差がある程度大きくされた後、タイミ
ング信号φpa2が供給される。これにより、比較的大き
なコンダクタンスを持つMOSFETQ2,Q4及びQ46,Q48がオン
状態となる。共通センスアンプCSA及びセンスアンプSA
の増幅動作は、MOSFETQ2,Q4及びQ46,Q48がオン状態にな
ることによって速くされ、相補データ線のレベルは急速
にハイレベル又はロウレベルに推移する。このように、
共通センスアンプCSA及びセンスアンプSAの増幅動作を
２段階に分けて行わせることによって、相補データ線の
不所望なレベル変化を防止しつつ、記憶データの高速読
み出しを行うことができる。

ところで、この実施例のダイナミック型RAMでは、上
述のように、４組の相補データ線からなる群ごとに共通
センスアンプCSAの単位回路が設けられる。これらの共
通センスアンプCSAの単位回路UCSAは、下位２ビットの
カラムアドレス信号によって形成される選択信号y0〜y3
に従って、選択的に対応する群の１組の相補データ線に
接続される。この相補データ線は、カラムアドレス信号
によって指定される相補データ線か又は指定される相補
データ線と下位２ビットのカラムアドレスが同じである
相補データ線である。つまり、ダイナミック型RAMのメ
モリアクセスにおいて、カラムアドレス信号によって指
定される相補データ線には、対応するセンスアンプSAの
単位回路USAと共通センスアンプCSAの単位回路UCSAが同
時に接続される。

前述のように、センスアンプSAの単位回路USAを構成
する増幅MOSFETは、比較的小さなコンダクタンスを持つ
ように設計され、また共通センスアンプCSAの単位回路U
CSAを構成する増幅MOSFETは、比較的大きなコンダクタ
ンスを持つように設計される。また、共通センスアンプ
CSAの各単位回路には、センスアンプSAとは別途のコモ
ンソース線CP及びCNを介して、その動作電流が供給され
る。

以上のように、この実施例のダイナミック型RAMで
は、メモリアレイＭ−ARYを構成する相補データ線D0・
▲▼〜Dn・▲▼に対応してセンスアンプSAの単
位回路USAが設けられ、また４組ずつの相補データ線か
らなる群ごとに共通センスアンプCSAの単位回路UCSAが
設けられる。これらの共通センスアンプCSAの単位回路U
CSAは、下位２ビットのカラムアドレス信号に従って選
択的に群内の一組の相補データ線に結合され、その相補
データ線に対応して設けられるセンスアンプSAの単位回
路USAとともに、動作状態とされる。また、同時に動作
状態とされるセンスアンプSAの単位回路と共通センスア
ンプCSAの単位回路には、それぞれ個別のコモンソース
線CP,CN及びSP,SNを介して、動作電流が供給される。し
たがって、カラムアドレス信号によって指定される相補
データ線に結合されるメモリセルMCから出力される微小
読み出し信号は、同時に動作状態とされるセンスアンプ
SA及び共通センスアンプCSAの単位回路によって急速に
増幅されるため、ダイナミック型RAMの読み出し動作が
高速化される。また、ダイナミック型RAMのリフレッシ
ュ動作モードにおいては、共通センスアンプCSAが動作
状態とされず、選択されたワード線に結合されるｎ＋１
個のメモリセルMCの記憶情報は、比較的小さなコンダク
タンスの増幅MOSFETによって構成されるセンスアンプSA
の単位回路のみによって、ダイナミック型RAMのメモリ
アクセスの全期間をかけて、比較的ゆっくりとリフレッ
シュされる。したがって、ダイナミック型RAMのリフレ
ッシュ動作モードにおける消費電力は削減される。

以上の本実施例に示されるように、この発明をそのメ
モリアレイが１素子型のダイナミックメモリセルによっ
て構成されメモリアレイを構成する相補データ線に対応
してセンスアンプ回路が設けられるダイナミック型RAM
に適用することにより、次のような効果が得られる。す
なわち、 （１）メモリアレイを構成する相補データ線に対応し
て、比較的小さなコンダクタンスとされる増幅MOSFETか
らなるセンスアンプ回路をそれぞれ設け、また上記複数
の相補データ線を所定の数ずつ分割した群に対応して、
比較的大きなコンダクタンスとされる増幅MOSFETからな
り、所定のアドレス信号に従って対応する群内の一組の
相補データ線に選択的に結合される共通センスアンプ回
路を設けることで、指定されるメモリセルから出力され
る微小読み出し信号を、同時に動作状態とされるセンス
アンプ回路及び共通センスアンプによって比較的速い速
度で増幅できるという効果が得られる。

（２）上記センスアンプ回路及び共通センスアンプ回路
に対して、それぞれ個別に設けられるコモンソース線を
介して動作電流を供給することで、コモンソース線の分
布抵抗による動作電流の立ち上がり遅延を抑えることが
できるという効果が得られる。

（３）上記（１）項及び（２）項により、ダイナミック
型RAMの読み出し動作を高速化できるという効果が得ら
れる。

（４）上記（１）項において、リフレッシュ動作モード
に共通センスアンプ回路を動作状態とせず、選択された
ワード線に結合される複数のメモリセルの記憶情報を、
比較的小さなコンダクタンスとされる増幅MOSFETからな
るセンスアンプ回路のみによって、ダイナミック型RAM
のリフレッシュアクセスの全期間をかけて比較的ゆっく
りリフレッシュすることで、リフレッシュ動作モードに
おける消費電力を削減し、ダイナミック型RAMの低消費
電力化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
では、共通センスアンプCSAの単位回路UCSAを４組ずつ
の相補データ線からなる群ごとに設けているが、この群
を構成する相補データ線の数は、特にこの実施例によっ
て制限されるものではない。また、センスアンプSA及び
共通センスアンプCSAの単位回路は、ＰチャンネルMOSFE
T又はＮチャンネルMOSFETのみによって構成されるもの
であってもよい。第１図の実施例では、センスアンプSA
の単位回路を構成する増幅MOSFETのコンダクタンスを比
較的小さくし、共通センスアンプCSAを構成する増幅MOS
FETのコンダクタンスを比較的大きくしているが、両セ
ンスアンプ回路を同じコンダクタンスの増幅MOSFETによ
って構成してもよい。さらに、第２図に示したダイナミ
ック型RAMは、例えばメモリアレイを複数のメモリマッ
トにより構成したり、同時に複数ビットの書き込み又は
読み出しができるようにする等、そのブロック構成や制
御信号の組み合わせ等、種々の実施形態を採りうるもの
である。

以上の説明では主として本願発明者等によってなされ
た発明をその背景となった利用分野である１素子型のダ
イナミックメモリセルを有するダイナミック型RAMに適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、その他の各種のダイナミック型RAM
やそのようなダイナミック型RAMを含むディジタル装置
などにも適用できる。本発明は、少なくともそのメモリ
アレイがダイナミック型メモリセルによって構成され、
その相補データ線に対応してセンスアンプ回路が設けら
れるダイナミック型RAM及びこのようなダイナミック型R
AMを含む半導体装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、メモリアレイを構成する相補データ線
に対応して、比較的小さなコンダクタンスとされる増幅
MOSFETからなるセンスアンプ回路をそれぞれ設け、また
上記複数の相補データ線を所定の数ずつ分割した群に対
応して、比較的大きなコンダクタンスとされる増幅MOSF
ETからなり所定のアドレス信号に従って対応する群内の
一組の相補データ線に選択的に接続される共通センスア
ンプ回路を設けることで、ダイナミック型RAMの読み出
し動作を高速化できるとともに、リフレッシュ動作モー
ドにおけるダイナミック型RAMの低消費電力化を図るこ
とができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
センスアンプ回路及び共通センスアンプ回路の一実施例
を示す回路図、 第２図は、第１図のセンスアンプ回路及び共通センスア
ンプ回路を含むダイナミック型RAMの一実施例を示すブ
ロック図である CSA……共通センスアンプ回路、SA……センスアンプ回
路、Ｍ−ARY……メモリアレイ。CSW……カラムスイッ
チ。 USA……センスアンプ単位回路、UCSA……共通センスア
ンプ単位回路、MC……メモリセツ、Cs……情報蓄積用キ
ャパシタ、Qm……アドレス選択MOSFET、Q1〜Q8……Ｐチ
ャンネルMOSFET、Q9〜Q48……ＮチャンネルMOSFET、N1,
N2……インバータ回路。 PDCR……プリデコーダ、RDCR……ロウアドレスデコー
ダ、CDCR……カラムアドレスデコーダ、RADB……ロウア
ドレスバッファ、AMX……アドレスマルチプレクサ、CAD
B……カラムアドレスバッファ、MA……メインアンプ、D
OB……データ出力バッファ、DIB……データ入力バッフ
ァ、TC……タイミング制御回路、REFC……リフレッシュ
カウンタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のワード線とそれぞれが平行に配置さ
   れてなる複数対の相補データ線及びこれらのワード線と
   相補データ線の交点に格子状に配置される複数のダイナ
   ミック型メモリセルからなるメモリアレイと、上記相補
   データ線に一対一に対応して設けられる複数のセンスア
   ンプ回路と、上記複数からなる相補データ線のうちカラ
   ムアドレスの下位第１ビット目又はそれを含む下位の複
   数ビットを除くアドレスにより指定される複数からなる
   相補データ線に対して設けられる共通センスアンプ回路
   と、かかる共通センスアンプ回路とそれに割り当てられ
   た相補データ線との間に設けられた選択スイッチMOSFET
   と、上記下位第１ビット目又はそれを含む下位の複数ビ
   ットのカラムアドレス信号をデコードして上記選択スイ
   ッチMOSFETの選択信号とカラムデコーダに供給されるプ
   リデコード信号とを形成するプリデコーダと、上記セン
   スアンプ回路及び共通センスアンプ回路を活性化するセ
   ンスアンプ制御回路と、ロウアドレスストローブ信号に
   同期してロウアドレス信号と共に上記下位１ビット目又
   はそれを含む下位の複数ビットのカラムアドレス信号を
   取り込むロウアドレスバッファと、カラムアドレススト
   ローブ信号に同期して上記下位１ビット目又はそれを含
   む下位の複数ビットのカラムアドレス信号を除く上位ビ
   ットのカラムアドレス信号を取り込むカラムアドレスバ
   ッファと、上記ロウアドレス信号に対応したリフレッシ
   ュアドレス信号を一定の周期で発生させてかかるアドレ
   スによりリフレッシュ動作を行わせる自動リフレッシュ
   制御回路とを備えてなることを特徴とするダイナミック
   型RAM。