JPS60197997A

JPS60197997A - 半導体記憶装置

Info

Publication number: JPS60197997A
Application number: JP59052141A
Authority: JP
Inventors: Yasunori Yamaguchi; 山口　泰紀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-03-21
Filing date: 1984-03-21
Publication date: 1985-10-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は、半導体記憶装置に関し、例えば、トランジス
タ１個と容量１個とから構成されるダイナミック屋メモ
リセルな用いたダイナミック型ＲＡＭ（ランダムアクセ
スメモリ）に適用して特に有効な技術に関するものであ
る。

〔背景技術〕

ダイナミックｆｉＲＡＭは、それがリフレッシュ期間中
はそのチップが非選択状態となるため、その使用効率が
悪かった。このため、ダイナミック型ＲＡＭのリフレッ
シュ方式として、前サイクルのデータを出力７２７７回
路で保持しておいてデータを出力し、その期間にリフレ
ッシ為動作を行なうヒドンリフレッシュ方式が採用され
ている。

しかしながらこのヒドンリフレッシュ方式は、ページモ
ードサイクルのようにデータを次々に出力する場合には
、適用することができなかった。

なお、ダイナミック型ＲＡＭについては、特開昭５７−
８２２８２号公報に詳しく述べられている。

〔発明の目的〕

本発明の目的は、使用効率の良いダイナミックＷＲＡＭ
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、トランジスタ１個と容量１個とから構成され
たダイナミック型メモリ七ルを使用したＲＡＭにおいて
、読み出しサイクル時に上記メモリセルから読み出され
た情報を記憶回路に記憶させておき、この間に、Ｘ系の
アドレス信号を内蔵のアドレスカウンタで形成して、メ
モリセルのリフレッシュを行なう。これにより、使用効
率の高ＲＡＭのブロック図が示されている。同図におい
て、破線ＩＣで囲まれた各回路ブロックは、周知の半導
体集積回路技術によって、１つの半導体基板、例えばシ
リコン基板に形成されている。また、びＤ　ＩＮ　／　
ＤＯＵＴは、±れぞれ外部端子であり、端子ＷＥには、
ライトイネーブル信号ＷＥが供給さ供給され、端子ＲＦ
ＳＨには、リフレッシュ制御信号ＲＦＳＨが供給され、
端子人　及びＡｙには、それぞれＸ系の外部アドレス信
号Ａｘ及びＹ系の外部アドレス信号Ａｙが供給される。

同図において、ＭＣはメモリセルであり、ＢＯ。

ＢＯ〜Ｂ２．Ｂ２は、それぞれ相補ビット線（データ線
）であり、Ｗ０〜Ｗ、は、それぞれワード線である。こ
れらのワード線と、相補ビット線は、マトリクス状に配
置され、これらの交点に、メモリセｙＭｃが、いわゆる
２交点方式に従って配置されている。メモリセｙＭｃは
、代表として、２個分のメモリセルについて詳しい回路
図が示されている。メモリセルＭＣは、その一方の入出
力端子がビット線に結合され、その制御端子がワード線
に結合されたアドレス選択用のＭＯＳＦＥＴと、このＭ
ＯＳＦＥＴの他方の入出力端子に結合された記憶用キャ
パシタとによって構成されている。

れぞれには、タイミング信号φＰＡによってその動作が
制御されるセンスアンプＳＡが結合されている。センス
アンプＳＡは、タイミング信号φＰＡが、例えば・・イ
レペルにされることによって、それに結合されている相
補ビット線（例えばＢＯ，ＢＯ）間の電位差を増幅する
。

本実施例においては、上述した複数のワード線から１本
のワード線を選択するために、次に述べるような選択回
路が設けられている。

すなわち、上記アドレス信号Ａｘ　＋チップセレクト信
号Ｃ８，ＩＪフレッシュ制御信号ＲＦＳＨ及びリフレッ
シュカウンタ７から出力されたりフレッシー用の内部相
補アドレス信号とを受けるアドレスバッファ６と、この
アドレスバッファ６から出力された内部相補アドレス信
号を受けて、これをデコードするＸデコーダ５と、との
Ｘデコーダ５によって形成された選択信号と、ワード線
選択タイミング信号φ工とを受け、複数のワード線のう
ち、Ｘデコーダ５に供給された内部相補アドレス信号に
よって指定されたワード線を選択する乏うな選択信号を
形成するワードドライバー４が設けられている。

上記アドレスバッファ回路６は、特に制限されないが、
リフレッシュ制御信号ＲＦＳＨとチップセレクト信号Ｃ
８とによって制御されるマルチプレクサを内蔵している
（図示せず）。このマルチプレクサには、上記アドレス
信号ＡＸにもとづいて形成された内部相補アドレス信号
と、上記リフレッシュアドレスカウンタ７によって形成
されたり７レツシエ用の内部相補アドレス信号とが入力
されている。上記リフレッシュ制御信号ＲＦＳＨが、例
えばハイレベルにされ、上記チップセレクト信号Ｃ８が
、例えばロウレベルにされることにより、上記マルチプ
レクサは、アドレス信号ＡＸにもとづいて形成された内
部相補アドレス信号を出力し、これがＸデコーダ５に供
給される。これに対して、リフレッシュ制御信号ＲＦＳ
Ｈがロウレベルにされ、上記チップセレクト信号Ｃ８が
ハイレベルにされると、上記マルチプレクサは、上記リ
フレッシュ用の内部相補アドレス信号を出力し、これが
Ｘデコーダ５に供給される。Ｘデコーダ５は、供給され
た内部相補アドレス信号をデコードして、選択信号を形
成する。この形成された選択信号は、ワードドライバー
４に供給される。

ワードドライバー４は、選択タイミング信号φ８が、例
えばハイレベルに変化することにより、上記選択信号に
よって選択されたワード線の電位を、例えばハイレベル
にする。すなわち、Ｘデコーダ５に供給された内部相補
アドレス信号によって指定されたワード線の電位がハイ
レベルにされる。

上記リフレッシュアドレスカウンタ７は、リフレッシュ
制御信号ＲＦＳＨがロウレベルに変化−する毎に、ある
いは、リフレッシュタイマ９から起動信号が供給される
毎に、その内容が例えばカウントアツプするカウンタに
より構成されている。

このカウンタは、特に制限されないが、循環型のカウン
タである。すなわち、最終値までカウントアツプすると
、また初期値からカウントアツプしていくカウンタであ
る。上記リフレッシュタイマ９は、上記リフレッシュ制
御信号ＲＦＳＨが、所定時間以上ロウレベルにされたと
き、起動信号を出力して、リフレッシュアドレスカウン
タ７０カウントアツプが行なわれていくようにするもの
である。

上述したタイミング信号φ工、φ、Ａ及び後で述べるタ
イミング信号φ１．Ｗ１などは、上記リフレッシュアド
レスカウンタ７及びリフレッシュタイマ９の出力信号と
、チップセレクト信号ｉと、ライトイネーブル信号ＷＥ
とを受けるタイミング信号発生回路８により形成される
。

なお、特に制限されないが、チップ非選択状態（チップ
セレクト信号σ茗がハイレベル）、すなわち、このダイ
ナミック型ＲＡＭに対して外部から書き込み動作あるい
は読み出し動作を行なっていないときにおいても、上記
タイミング信号発生回路８は、リフレッシュアドレスカ
ランタフのカウントアツプ動作が行なわれるたびに、上
記タイミング信号φＸ、φＰＡを形成する。

これにより、チップ非選択状態においては、す７レツＶ
エアドレスカクンタ７で形成された内部相補アドレス信
号がＸデコーダ５に供給され、この相補アドレス信号に
従ったワード線が選択されるようになる。

ワード線が選択され、ハイレベルにされると、このワー
ド線にその制御端子が結合されたメモリセルの情報がビ
ット線に伝えられる。ピット線に読み出された情報は、
センスアンプによって増幅される。増幅された情報は、
この情報を読み出したところのメモリセルに伝えられ、
再び書き込まれる。すなわち、リフレッシュされる。ま
た、この情報は、次に述べる記憶回路（保持回路）に伝
えられる。

各相補ピント線ＢＯ、ＢＯ−Ｂ２　、Ｂ２には、記憶回
路１〜３が結合されている。記憶回路は、後で第３図を
用いて詳しく説明するが、制御信号φ、によってスイッ
チ制御される１対のスイッチ用ＭＯ８ＦＥＴと、フリッ
プフロップ回路ＦＦとによって構成されている。

これらの記憶回路のそれぞれの出力信号は、カラムスイ
ッチを構成するところのＭＯ８ＦＥＴ２３〜２８の一方
の入力端子に伝えられる。すなわち、記憶回路１の出力
信号は、カラムスイッチ用のＭＯ８ＦＥＴ２３．２４に
、記憶回路２の出力信号は、カラムスイッチ用ＭＯ８Ｆ
ＥＴ２５．２６に、記憶回路３の出力信号は、カラムス
イッチ用ＭＯ８ＦＥＴ２７．２８に、それぞれ伝えられ
る。これらのカラムスイッチ用ＭＯ８ＦＥＴのうち、ア
ドレス信号Ａｙによって指定された２個（１対）のカラ
ムスイッチ用ＭＯ８ＦＥＴがオン状態にされる。これに
より、記憶回路の出力信号が、コモンデータ線Ｉ１０　
、　Ｉｌｏに供給され、メインアンプＭＡに伝えられる
。メインアンプＭＡによって増幅された出力４８号は、
出力バッファ１６を介して、データ入出力端子ＤＩＮ／
ＤＯＵＴから出力される。

書き込み動作においては、データ入出力端子Ｄ　ＩＮ　
／　ＤＯＵＴに印加された情報が、入力バッファ１５及
び読み出し書き込み切換えスイッチ１４を介してコモン
データ線Ｉ１０　、　Ｉｌｏに伝えられる。

このコモンデータｉ　Ｉｌｏ　、　Ｉｌｏに伝えられた
情報は、アドレス信号Ａｙによって指定され、オン状態
処された１対のカラムスイッチ用ＭＯ８ＦＥＴ及び記憶
回路を介して相補ビット線に伝えられる。

これにより、この相補データ線に、その一方の入出力端
子が結合され、しかもそのときその制御端子が選択され
たワード線に結合されているところのメモリセルに上記
情報の書き込みが行なわれる。

同図において、１２は、アドレスバッファであり、Ｙ系
のアドレス４６号Ａ、を受けて、内部相補アドレス信号
を形成する。形成された内部相補アドレス信号は、一方
において、アドレス変化検出回路Ｙ−ＡＴＤに供給され
、他方において、Ｙデコーダ１０に供給される。

アドレス変化検出回路Ｙ−ＡＴＤは、アドレス信号Ａｙ
が変化したとき、これを検出して、アドレＸ　４ｆｉ＝
　号Ａ　ｙ　ノに化に同期した検出パルスと、メインア
ンプＭＡの動作タイミング信号φＭＡを形成する。

上記検出パルスは、タイミング信号発生回路Ｙ−ＧＥＮ
に供給される。タイミング信号発生回路Ｙ−ＧＥＮは、
上記検出パルスが供給されると、これに応答して選択タ
イミング信号φアを形成し、これをＹデコーダ１ｏに供
給する。

Ｙデコーダ１０は、供給されている内部相補アドレス信
号をデコードして、選択信号を形成し、上記タイミング
信号φアが供給されることにより、これに同期して、上
記選択信号をカラムスイッチに供給する。これにより、
上述したように複数のカラムスイッチ用ＭＯ８ＦＥＴ（
複数組のカラムスイッチ用ＭＯ８ＦＥＴ対）のなかから
、アドレス信号Ａｙによって指定されたカラムスイッチ
用ＭＯ８ＦＥＴ（１対のカラムスイッチ用ＭＯ８ＦＥＴ
）が選択され、オン状態にされる。

第２図には、上記実施例の動作波形図が示されている。

次に第２図を用いながら、上記ダイナミック型ＲＡＭの
動作を説明する。

このダイナミック型ＲＡＭを選択するために、チップセ
レクト信号Ｃ８がロウレベルにされると、そのとき、図
示されていないＩＣ外部の装置から供給されているＸ系
のアドレス信号Ａｘがアドレスバッファ回路６に取り込
まれ、ラッチされる。

このＸ系のアドレス信号Ａｘにもとづいて形成された内
部相補アドレス信号は、リフレッシュ制御信号ＲＦＳＨ
がハイレベルであるため、上述したマルチプレクサを介
してＸデコーダ５に供給される。Ｘデコーダ５は、供給
された内部相補アドレス信号をデコードして、複数のワ
ード線のなかから、アドレス信号Ａｘによって指定され
たワード線を選択するような選択信号を形成する。

タイミング信号発生回路８は、チップセレクト信号Ｃ８
が変化することにより、第２図に示されているようにタ
イミング信号φＸをハイレベルに立ち上げ、次いでセン
スアンプＳＡを活性化させるタイミング信号φＰＡを形
成する。また、チップセレクト信号Ｃ８の変化によって
、タイミング信号発生回路８は、タイミング信号φＬを
ハイレベルに立ち上げる。

タイミング信号φ工がハイレベルに立ち上げられること
により、ワードドライバー４は、上記アドレス信号Ａｘ
によって指定されたワード線なハイレベルに立ち上げる
。ワードドライバー４によって、例えばワード線Ｗ。が
ハイレベルにされると、このワード線に供給される３個
のメモリセルが選択され、それぞれ対応する相補データ
線に情報を伝える。次いで、上述したように、タイミン
グ信号φＰＡが形成されると、相補データ線に伝えられ
た情報は、対応するセンスアンプＳＡによって増幅され
る。

増幅された情報は、タイミング信号φ１が上述したよう
にハイレベルにされているため、オン状態にされている
伝送ＭＯ８ＦＥＴ１７〜２２を介して、対応するフリッ
プフロップ回路ＦＦに伝えられる。これにより、各フリ
ップフロップ回路ＦＦは、伝えられた情報を記憶する。

情報を読み出す（あるいは書き込む）ために、Ｙ系アド
レス信号Ａｙが変化されると、アドレスバッファ回路１
２が、このアドレス信号ＡｙＫ応じた内部相補アドレス
信号を形成する。これにより、Ｙデコーダ１０は、この
内部相補アドレス信号をデコードする。一方、アドレス
信号Ａｙが変化したことにより、アドレス変化検出回路
Ｙ−ＡＴＤから、検出パルスとタイミング信号φＭＡと
が出力される。検出パルスが出力されたことにより、タ
イミング信号発生回路Ｙ−ＧＥＮから選択タイミング信
号φアが出力される。

これにより、Ｙデコーダ１０が、アドレス信号Ａ、によ
って指定されたカラムスイッチ用ＭＯ８ＦＥＴ（例えば
、２３．２４）をオン状態にするため、このオン状態に
されたカラムスイッチ用ＭＯ８ＦＥＴを介して選択され
た相補データ線（例えばＢＯ、ＢＯ）がコモンデータ線
Ｉ１０　、　Ｉ、ろに供給される。従って、増幅された
情報は、カラムスイッチ用ＭＯ８ＦＥＴを介して、コモ
ンデータ線Ｉ１０　、　Ｉｌｏに伝えられ、メインアン
プＭＡに伝えられる。上述したように、タイミング信号
φＭＡが形成されるため、メインアンプＭＡは、伝えら
れた情報を増幅して、出力バッファ１６に伝える。

読み出し動作であれば、ライトイネーブル信号ＷＥがハ
イレベルにされるため、出力バッファ１６が動作して、
伝えられた情報を入出力端子ＤＩＮ／Ｉ）ｏｕ’ｒに伝
えて、出力するものである。

これに対して、書き込み動作であれば、入出力端子ＤＩ
Ｎ　／　ＤＯＵＴに供給された情報が、入カバソファ１
５．読み出し／書き込みスイッチ１４．コモンデータ線
Ｉ１０　、　Ｉｌｏ　、カラムスイッチ用ＭＯ８ＦＥＴ
２３．２４を介して選択されたメモリセルに伝えられ、
これに書き込まれるものである。

なお、上述した読み出し動作においては、選択されたメ
モリセルに、センスアンプＳＡで増幅された情報が伝え
られるため、これらの３個のメモリセルについては、リ
フレッシ−が行なわれる。

本実施例は、す７レツ７ユ制御信号ＲＦＳＨをロウレベ
ルにすれば、情報を読み出しながら、複数のメモリセル
のリフレッシュができるようにされている。

第２図に示されているように、リフレッシュ制御信号Ｒ
ＦＳＨがロウレベルにされると、タイミング信号発生回
路８は、これに応答して、タイミング信号φ１をロウレ
ベルに立ち下げる。これにより、各相補ピット線と、フ
リップフロップ回路ＦＦとが電気的に切り離される。ま
た、リフレッシュ制御信号ＲＦ８Ｈがロウレベルにされ
ることにより、上記アドレスバッファ回路６内のマルチ
プレクサは、リフレッシュアドレスカウンタ７からの内
部相補アドレス信号なＸデコーダ５に伝えるようにされ
る。

このリフレッシュ制御イｄ号ＲＦＳＨのロウレベルによ
り、リフレッシュタイマ９が動作して、周期的に起動信
号をリフレッシュアドレスカウンタ７に供給する。これ
により、Ｘデコーダ５には、周期的にカウントアツプ（
又はカウントダウン）されたリフレッシュアドレス信号
（内部相補アドレス信号）が供給される。タイミング信
号発生回路８は、リフレッシュカランタフ及びリフレッ
シュタイマ９が動作することにより、その出力信号によ
り、タイミング信号φ工、φＰＡを周期的に出力する。

これにより、ワードドライバー４は、例えば、ワード線
ＷＩを選択し、次にワード線Ｗ、を選択するというよう
に順次選択して、ノーイレペルにする。一方、センスア
ンプＳＡは、ワード線Ｗ１が選択されたときに、タイミ
ング信号φＰＡによって動作し、ワード線ＷＩの選択に
よって選択されたメモリセルの情報を増幅し、これを再
び同じメモリセルに書き込む。同様に、ワード線Ｗ、の
選択によって他のメモリセルが選択されたときに、セン
スアンプＳＡは、タイミング信号φＰＡによって動作し
て、そのメモリセルの情報を増幅し、再び同じメモリセ
ルに書き込むものである。このようにして、複数のメモ
リセルの再書き込み（リフレッシュ）が行なわれる。

上述したように、このとき上記伝送ＭＯ８ＦＥＴ１７〜
２２は、タイミング信号φ、のロウレベルによってオフ
状態圧されているため、各フリップフロップ回路ＦＦの
内容は、書き替えりれず、前に書き込んだ情報が保持さ
れている。

このため、Ｙ系のアドレス信号Ａｙを変化させて、前に
出力させた情報とは異なるメモリセルの情報を出力させ
ることができる。すなわち、アドレス信号Ａｙを変化さ
せること罠より、アドレス変化検出回路ＡＴＤからは、
検出パルスとタイミング信号φＭＡとが出力されるため
、Ｙデコーダ１゜は、このときのアドレス信号Ａｙに従
ったカラムスイッチ用ＭＯ８ＦＥＴをオン状態にさせる
。このオン状態にされたカラムスイッチ用ＭＯＳ　Ｆ　
ＥＴを介してコモンデータ線Ｉ１０　、　Ｉｌｏに伝え
られた情報は、メインアンプＭＡに伝えられ、ここで増
幅されて、出力バッファ１６を介して出力される。

このようにして、複数のメモリセルのリフレッシュを行
なっている間、アドレス信号Ａｙを変えることにより、
記憶回路１〜３の情報を選択的に読み出すことができる
。もちろん、記憶回路１゜２．３の順に情報を読み出す
こともできる。また、リフレッシュを行なっている間に
、外部からのデータを記憶回路１．２及び３に選択的に
書き込んでおいて、あとで、この記憶回路から、情報を
各メモリセルに書き込むようにすることも可能である。

また、この実施例においては、リフレッシュ用のアドレ
スカウンタ及びタイマを設けであるため１、ｔ−ト９７
ｖッシェ動作あるいは、セルフリンレッジ−動作が可能
であり、取り扱いが簡単になる。

しかしながら、このようなカウンタ、タイマを設けずに
、外部からＸ系のアドレス信号を供給して、リフレッシ
ュを行なうＲＡＳオンリーリフレッシュとすることもで
きる。

次に、上記記憶回路（ラッチ回路）の一実施例について
説明する。

第３図には、上記記憶回路の一実施例の回路図が示され
ている。

このラッチ回路は、特に制限されないが、ピット線Ｂ、
Ｂにその一方の入出力端子が結合され、上記タイミング
信号φ、が、そのゲートに供給されるＮチャンネル型ト
ランス７７ＭＯ８ＦＥＴＭ、。

Ｍ６と、フリップフロップ回路ＦＦとから構成されて（
する。上記フリップフロップ回路ＦＦは、６Ｍ０３回路
で構成されている。すなわち、ＰチャンネルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｍ　ｘ　とＮチャンネルＭＯ８ＦＥＴＭ、
とからなるＣＭＯＳインバータと、ＰチャンネルＭＯ８
ＦＥＴＭ、とＮチャンネルＭＯ８ＦＥＴＭ、とからなる
ＣＭＯＳインバータとによってフリップフロップ回路Ｆ
Ｆが構成されている。

ＰチャンネルＭＯ８ＦＥＴＭ、、Ｍ４のドレインは電源
端子■ＤＤに接続され、ＮチャンネルＭＯ８ＦＥＴＭ８
．Ｍ、のドレインは他方の電源端子ＧＮＤに接続されて
いる。ＰチャンネルＭＯ８ＦＥＴＭ、、ＮチャンネルＭ
Ｏ８ＦＥＴＭ、のゲートは、ＰチャンネルＭＯ８ＦＥＴ
Ｍ、、Ｎチャンネ、／Ｉ／ＭＯ８ＦＥＴＭ、のノース及
びトランスファＭＯ８ＦＥＴＭａの他方の入出力端子に
接続される。

一方、ＰチャンネルＭＯ３ＦＥＴＭ、、ＮチャンネルＭ
Ｏ８ＦＥＴＭ、のゲートはＰチャンネルＭＯ８ＦＥＴＭ
、、ＮチャンネルＭＯ８ＦＥＴＭ３のソース及びトラン
スファＭＯ８ＦＥＴＭ、の他方の入出力端子に接続され
る。メモリセルから読み出された情報がピット線Ｂ、Ｂ
を伝わってトランスファＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｍ　Ｉ
、　Ｍａの一方の入出力端子に供給される。そしてタイ
ミング信号φ１によってトランスファＭＯＳ　Ｆ　Ｅ　
ＴＭｒ　、　Ｍａをオン状態にさせ、その情報を上記フ
リップフロップ回路ＦＦに保持させておくものである。

このとき特に制限されないがＮチャンネルＭＯ８ＦＥＴ
で構成されたカラムスイッチＭＯ８ＦＥＴＭ７．Ｍ。

はオフ状態にされている。次に、Ｙデコーダ１０からの
選択信号によって、ＭＯ８ＦＥＴＭ、、Ｍ。

はオン又はオフ状態にされる。これによりフリップフロ
ップ回路ＦＦに保持されている情報が次々にコモンデー
タ線対Ｉ１０　、　Ｉｌｏに伝達される。

〔実施例２〕第４図には、上記ラッチ回路の他の実施例の回路図が示
されている。

本実施例のラッチ回路は、そのドレインが電源端子ＶＤ
Ｄに接続され、タイミング信号φ１が、そのゲートに供
給されるＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｍ　Ｏ、Ｍ　１ｇと、
ピット線ＢＬ　、ＢＬがそのゲートに結合されたＭＯ８
ＦＥＴＭ、。、Ｍ、、と、クリップフロップ回路ＦＦと
から構成されている。フリップフロップ回路ＦＦは、第
３図のものと同様にＣＭＯ８回路で構成されている。す
なわち、Ｐテヤンネ／Ｉ／ＭＯ８ＦＢＴＭＩｌ、Ｍｉｓ
及びＮチャンネルＭＯ８ＦＥＴＭ１２．　Ｍｌ４とによ
ってフリップフロップ回路ＦＦが構成されている。Ｐチ
ャンネルＭＯ８ＦＥＴＭＩＩ。

Ｍ、３の各ドレインは電源端子ＶＤＤに接続され、Ｎチ
ャンネルＭＯ８ＦＥＴの各ドレインは他方の電源端子Ｇ
ＮＤに接続されている。ＰチャンネルＭＯ８ＦＥＴＭ、
、、ＮチャンネルＭＯ８ＦＥＴＭ□のゲートは互いに接
続され、ＰチャンネルＭＯ８Ｆ　Ｅ　Ｔ　Ｍ　＋ｓ　−
ＮチャンネルＭＯＳ　Ｆ　Ｅ　ＴＭ、４の共通ソース及
びＭＯ８ＦＥＴＭ、、のソースに接続される。またＰチ
ャンネルＭＯＳ　Ｆ、Ｅ　ＴＭ、、　、　Ｎチャンネル
ＭＯ８ＦＥＴのゲートは互いに接続され、Ｐチャンネル
ＭＯ８ＦＥＴＭ、、、ＮチャンネルＭＯ８ＦＥＴＭ□の
共通ソース及びＭ　ＯＳ　Ｆ　Ｅ　ＴＭ＋。

のソースに接続される。

第５図は、本実施例の動作を説明するための動作波形図
である。なお、前記実施例１の動作波形図（第２図）に
は、タイミング信号φ１．相補ビット線Ｂ、Ｂ及びコモ
ンデータ線Ｉ１０　、　Ｉｌｏのそれぞれの波形を示さ
なかったが、これらについては、第５図に示されている
ものとほぼ同じである。

次にこの第５図を用いて、本実施例の動作を簡単に説明
する。

チップセレクト信号Ｃ８がロウレベルにされることによ
って、上記タイミング信号発生回路（実施例１参照）か
ら出力されているタイミング信号φ１がハイレベルに立
ち上げられる。これにより、ＭＯ８ＦＥＴＭ、、Ｍｌｓ
がオン状態にされるため、ビット線Ｂ、Ｂに伝わってい
た情報に従って、ノードＮ、とＮ、の電位が変化する。

これによって、フリップフロップ回路ＦＦに上記情報が
伝えられ、保持される。Ｙ系のアドレス信号Ａ、が変化
することにより、Ｙデコーダから選択信号φＹが出力さ
れると、上記ラッチ回路に保持されていた情報がコモン
データ線Ｉ１０．し勺に伝えられ、読み出される。

リフレッシュ動作を行なうために、リフレッシ−制御信
号ＲＦＳＨがロウレベルにされると、この変化に従って
、タイミング発生回路８は、上記タイミング信号φＬを
ロウレベルにする。これにより、ランチ回路と、ビット
線とが電気的に切り離されるため、複数のメモリセルに
よって構成されたメモリアレイのなかからメモリセルな
選択する動作と、ダイナミック型ＲＡＭからの情報の読
み出し、あるいは書き込みを同時に（あるいは、オーバ
ラップして）行なうことができるようになる。

これにより、上記実施例１で述べたように、リフレッシ
−を行ないながら、複数の情報を選択的に読み出す動作
を行なうことができるようになる。

他のラッチ回路から情報を読み出した後、リフレッシュ
動作を行なわせながら、第４図に示されているラッチ回
路から情報を読み出す場合を考えると、他のラッチ回路から情報を読み出しているとき、上記カ
ラムスイッチ用ＭＯ８ＦＥＴＭ、フ、Ｍ、、は、Ｙデコ
ーダの出力信号によってオフ状態にされている。その後
、リフレッシュ動作を行なうために、ＭＯＳ　Ｆ　Ｅ　
Ｔ’Ｍ、　、　Ｍ、、が、タイミング信号φＬによって
オフ状態にされる。

次にＹ系のアドレス信号Ａｙの切りかわりによって、Ｙ
デコーダから選択信号φ１が上記カラムスイッチＭＯ８
ＦＥＴＭ、７．Ｍ、８の各ゲートに供給されると、この
カラムスイッチＭＯ８ＦＥＴＭ、、。

Ｍｌ、がオン状態にされる。これにより、フリップフロ
ップ回路ＦＦに保持されている情報がコモンデータ線Ｉ
１０　、　Ｉｌｏに伝達されることになる。なお、この
とき、トランスファＭＯ８ＦＥＴＭ、。

ＭＩｌｌは、タイミング信号φ、によってオフ状態にさ
れている。

〔効果〕

（１）半導体記憶装置は、スイッチ手段を介してデータ
線に結合される記憶回路を有しており、メモリセルの記
憶情報は、スイッチ手段を介して記憶回路に伝えられた
後、この記憶回路から読み出される。上記スイッチ手段
は、メモリセルの情報が記憶回路に伝えられた後、オフ
状態にされる。これにより、メモリセルの情報を記憶回
路に伝えた後は、データ線と記憶回路とが電気的に切り
離されるため、メモリセルのアクセスと、半導体装置装
置からの情報の読み出しとをそれぞれ独立に行なうこと
ができるようになるという効果が得られる。

（２）上記（１）により、半導体記憶装置から情報を読
み出している間に、メモリセルな選択することが可能と
なるため、動作速度の高速化を図ることができるという
効果が得られる。

（３）上記（１）により、アクセスされたダイナミック
型メモリセルの情報は、センスアンプによって増幅され
、再び同じダイナミック型メモリセルに書き込まれるた
め、メモリセルのリフレッシュ動作と、半導体記憶装置
からの情報の読み出しとを独立に行なうことができる。

これにより、情報を読み出している間に、メモリセルの
り７レツシユを行なうことができるようになり、ダイナ
ミック型ＲＡＭの使用効率を向上させることができると
いう効果が得られる。

（４）　メモリセルな選択する回路に、リフレッシュ用
アドレスカウンタ及びリフレッシ具用タイマーを設けた
ことにより、半導体記憶装置の外部からリフレッシュ用
アドレス信号を与えなくても、メモリセルな選択するこ
とができるようになり、上記（３）で述べた効果に加え
て、使いやすいという効果が得られる。

（５）上記（１）で述べたデータ線、スイッチ手段及び
記憶回路を複数組設け、これらの記憶回路の出力信号を
アドレス信号に従って選択的に出力するようにしたこと
により、メモリセルをアクセスしている間に、複数の情
報を選択的に読み出すことができるようになるという効
果が得られる。

（６）上記（５）により、アクセスされたダイナミック
臘メそリセルの情報は、センスアンプによって増幅され
、再び同じダイナミック型メモリセルに書き込まれるた
め、メモリセルのリフレッシュ動作を行ないながら、複
数のメモリセルの情報を選択的に読み出すことができ、
ダイナミックｆｉＲＡＭの使用効果を更に向上させるこ
とができるようになるという効果が得られる。

（７）　上記（１）又は（５）により、データ線と記憶
回路とが切り離されるため、記憶回路に外部から情報な
書き込んだ後、この記憶回路からメモリセルに情報を書
き込むようにすれば、外部からの情報の書き込みと、メ
モリセ〃のアクセスとをそれぞれ独立に行なうことがで
きるようになるという効果が得られる。これにより、例
えば、記憶回路に情報を書き込んでいる間に、ダイナミ
ック型メモリセルのリフレッシュ動作を行なうことがで
きるようになり、半導体記憶装置の使用効率を向上させ
ることができる。

（８）　メモリセルな選択する選択回路に、リフレッシ
ュ用アドレスカウ／り及びタイマーを設けたことにより
、外部からリフレッシュ用アドレス信号を与えなくても
、リフレッシュ時にメモリセルな選択することができる
ようになり、上記（６）で述べた効果に加えて、使いや
すくなるという効果が得られる。

以上本発明者によりてなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえばラッチ回路を構
成するフリップフロップ回路は、その情報を保持するも
のであればよい。またトランスファーＭＯ３ＦＥＴ及び
カラムスイッチＭＯ８ＦＥＴは、ＰチャンネルＭＯ８Ｆ
ＥＴであってもよい。

また、上記実施例では、Ｘ系のアドレス信号とＹ系のア
ドレス信号とがそれぞれ別々の端子から供給されていた
が、共通の端子から、時分割的に供給されるようにして
もよい。この場合、上述のようにリフレッシュ用アドレ
スカウンタ及びリフレッシュ用タイマーを設けておけば
、リフレッシ−制御信号ＲＦＳＨによってりフレッシュ
動作を制御できるため、上記共通の端子にＹ系のアドレ
ス信号を供給して選択的に情報を読み出している間に、
メモリセルのリフレッシュ動作を行なうことが可能とな
る。

〔利用分野〕

以上の説明では主として本発明者によりてなされた発明
をその背景とたった利用分野であるダイナミック型メモ
リのリフレッシュ方式に適用した場合について説明した
が、それに限寓されるものではなく、たとえばＲＯＭ（
リード−オンリー・メモリ）あるいはスタティック型Ｒ
ＡＭ等の半導体記憶装置などに広く適用できるものであ
る。

すなわち、データ線と記憶回路とが電気的に切り離され
るため、記憶回路から情報を読み出して′いるときに、
新らたなメモリセルの情報をデータ線に読み出すことが
できるため、高速読み出しが可能となる。これにより、
ＲＯＭ、スタナイック型１１ＡＭの高速化が図れるよう
になる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すダイナミック型メモ
リのシステムブロック図、第２図は、第１図の動作を示した動作波形図、Ｍ３図は
、第１図に示すラッチ回路１，２及び３０回路図、第４図は、本発明の他の実施例を示すラッチ回路の回路
図、第５図は、第４図の動作を示した動作波形図である。ＳＡ・・・センスアンプ、ＭＣ・・・メモリセル、　Ｆ
Ｆ・・・フリツプフロツプ回路、ＭＡ・・・メインアン
プ。第　２　図第　３　図第　４　図第　５　図

Claims

【特許請求の範囲】

１、　キャパシタとＭＯＳＦＥＴと罠よって構成された
複数のメモリセルがそれぞれ結合された複数のデータ線
と、上記複数のメモリセルから１個のメモリセルを選択
する第１選択回路と、上記複数のデータ線のそれぞれに
設けられ、選択されたメモリセルの情報を増幅し、この
増幅された情報を選択されたメモリセルに書き込むセン
スアンプと、上記複数のデータ線のそれぞれに設けられ
、読み出し動作のとき、センスアンプによって増幅され
た情報を取り込む保持回路と、上記複数の保持回路から
択一的に情報を取り出し、これを出力する第２選択回路
とを有することを特徴とする半導体記憶装置。