JPH07122990B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07122990B2 JPH07122990B2 JP62176348A JP17634887A JPH07122990B2 JP H07122990 B2 JPH07122990 B2 JP H07122990B2 JP 62176348 A JP62176348 A JP 62176348A JP 17634887 A JP17634887 A JP 17634887A JP H07122990 B2 JPH07122990 B2 JP H07122990B2
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- Japan
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- bus line
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の読み出しまたは書き込みの信
号を伝達するリードバス線及びライトバス線に関し、特
にそれらのバス線の本数を削減するために工夫した半導
体記憶装置に関する。
号を伝達するリードバス線及びライトバス線に関し、特
にそれらのバス線の本数を削減するために工夫した半導
体記憶装置に関する。
まず、従来の半導体記憶装置について図面を用いて説明
する。第３図が従来の半導体記憶装置である。
する。第３図が従来の半導体記憶装置である。
第３図において、１はメモリセルアレイ、２はロウデコ
ーダ、３はカラムスイッチ、４はカラムデコーダ、５は
センスアンプ、６はDINドライバー回路、７はDOUTバッ
ファ回路、８はDINバッファ回路である。次にWLはワー
ド線、BLはビット線、DBはデータバス線、RBはリードバ
ス線、WBはライトバス線、DOUTはデータアウト端子、DI
Nはデータイン端子である。
ーダ、３はカラムスイッチ、４はカラムデコーダ、５は
センスアンプ、６はDINドライバー回路、７はDOUTバッ
ファ回路、８はDINバッファ回路である。次にWLはワー
ド線、BLはビット線、DBはデータバス線、RBはリードバ
ス線、WBはライトバス線、DOUTはデータアウト端子、DI
Nはデータイン端子である。
第３図の読み出し動作について説明する。まず、ロウデ
コーダ２で選択された１本のワード線WLがハイレベルに
なると、そのワード線に接続されたメモリセルの情報が
ビット線BLに現れる。次にカラムデコーダ４の選択信号
により、カラムスイッチ３を介して１組のビット線の正
補の情報がデータバス線対DBに伝えられる。DBの情報は
センスアンプ５で増幅されるとともに読み出しビットデ
ータとしてリードバス線RBに伝えられる。最後にRBの情
報はDOUTバッファ回路７で更に増幅されてメモリセルの
読み出し情報がデータアウト端子DOUTに出力される。
コーダ２で選択された１本のワード線WLがハイレベルに
なると、そのワード線に接続されたメモリセルの情報が
ビット線BLに現れる。次にカラムデコーダ４の選択信号
により、カラムスイッチ３を介して１組のビット線の正
補の情報がデータバス線対DBに伝えられる。DBの情報は
センスアンプ５で増幅されるとともに読み出しビットデ
ータとしてリードバス線RBに伝えられる。最後にRBの情
報はDOUTバッファ回路７で更に増幅されてメモリセルの
読み出し情報がデータアウト端子DOUTに出力される。
次に第３図の書き込み動作について説明する。まず、外
部よりDIN端子に与えられた書き込みビットデータ信号
はDINバッファ回路８で増幅されてライトバス線WBに伝
えられる。WBの情報はDINドライバー回路６で更に増幅
されるとともに正補の信号としてデータバス線対DBに伝
えられる。ところで、ロウデコーダ２によりワード線WL
が１本選択されており、カラムデコーダ４及びカラムス
イッチ３により、ビット線BLが１組選択されているか
ら、DBの情報、即ちDIN端子に与えられた書き込みデー
タ信号がメモリセルに書き込まれる。
部よりDIN端子に与えられた書き込みビットデータ信号
はDINバッファ回路８で増幅されてライトバス線WBに伝
えられる。WBの情報はDINドライバー回路６で更に増幅
されるとともに正補の信号としてデータバス線対DBに伝
えられる。ところで、ロウデコーダ２によりワード線WL
が１本選択されており、カラムデコーダ４及びカラムス
イッチ３により、ビット線BLが１組選択されているか
ら、DBの情報、即ちDIN端子に与えられた書き込みデー
タ信号がメモリセルに書き込まれる。
以上説明したように、従来の半導体記憶装置において
は、読み出し動作を行う為のリードバス線RB、及び書き
込み動作を行う為のライトバス線WBの２本のバス線が必
要となっているので、半導体チップのスペース効率を考
えると不利であるという欠点がある。特に多ビット系の
半導体記憶装置においては、バス線の本数が多くなって
しまう。例えば８ビット系のそれは16本のバス線が必要
となる。
は、読み出し動作を行う為のリードバス線RB、及び書き
込み動作を行う為のライトバス線WBの２本のバス線が必
要となっているので、半導体チップのスペース効率を考
えると不利であるという欠点がある。特に多ビット系の
半導体記憶装置においては、バス線の本数が多くなって
しまう。例えば８ビット系のそれは16本のバス線が必要
となる。
本発明の半導体記憶装置は、メモリセルアレイの複数の
ビットラインの中の所定のビットラインを選択してデー
タバス線と接続するカラムスイッチと、データ入力端子
と、データ出力端子と、リードライト共通バス線と、デ
ータ読み出し時に前記データバス線に現れる前記メモリ
セルアレイからの読み出しデータを前記リードライト共
通バス線に転送する第１の手段と、前記リードライト共
通バス線に現れた前記読み出しデータを前記データ出力
端子に転送する第２の手段と、データ書き込み時に前記
データ入力端子に供給された書き込むべきデータを前記
リードライト共通バス線に転送する第３の手段と、前記
リードライト共通バス線に転送された前記書き込むべき
データを前記データバス線に転送する第４の手段とを備
えることを特徴とする。
ビットラインの中の所定のビットラインを選択してデー
タバス線と接続するカラムスイッチと、データ入力端子
と、データ出力端子と、リードライト共通バス線と、デ
ータ読み出し時に前記データバス線に現れる前記メモリ
セルアレイからの読み出しデータを前記リードライト共
通バス線に転送する第１の手段と、前記リードライト共
通バス線に現れた前記読み出しデータを前記データ出力
端子に転送する第２の手段と、データ書き込み時に前記
データ入力端子に供給された書き込むべきデータを前記
リードライト共通バス線に転送する第３の手段と、前記
リードライト共通バス線に転送された前記書き込むべき
データを前記データバス線に転送する第４の手段とを備
えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体記憶装置である。
第１図において、従来例第３図と同一部分は同じ符号を
付けてその説明は省略する。第１図と第３図との相異点
な、リードバス線RBとライドバス線WBを共通のリードラ
イトバス線RWBとした点である。また、本発明第１図に
おいては、ライトイネーブル内部信号▲▼,WE′
をゲート入力とするＮチャンネル型MOSFET Q1,Q3が図の
如く挿入されている。
付けてその説明は省略する。第１図と第３図との相異点
な、リードバス線RBとライドバス線WBを共通のリードラ
イトバス線RWBとした点である。また、本発明第１図に
おいては、ライトイネーブル内部信号▲▼,WE′
をゲート入力とするＮチャンネル型MOSFET Q1,Q3が図の
如く挿入されている。
次に第１図の動作について簡単に説明する。まず、読み
出し時は▲▼はハイレベル、WE′はロウレベルに
あるから、Q1はオン、Q3はオフしている。即ち、DINバ
ッファ回路８は電気的に遮断されている為、RWBはリー
ドバス線としての働きをする。次に書き込み時は▲
▼はロウレベル、WE′はハイレベルにあるから、Q1は
オフ、Q3はオンしている。即ち、センスアンプ回路５は
電気的に遮断されている為、RWBはライトバス線として
の働きをする。
出し時は▲▼はハイレベル、WE′はロウレベルに
あるから、Q1はオン、Q3はオフしている。即ち、DINバ
ッファ回路８は電気的に遮断されている為、RWBはリー
ドバス線としての働きをする。次に書き込み時は▲
▼はロウレベル、WE′はハイレベルにあるから、Q1は
オフ、Q3はオンしている。即ち、センスアンプ回路５は
電気的に遮断されている為、RWBはライトバス線として
の働きをする。
次に、本発明の他の実施例について説明する。第２図は
本発明の第二の実施例の半導体記憶装置である。
本発明の第二の実施例の半導体記憶装置である。
第２図は、第一の実施例第１図のトランスファゲート
Q1,Q3に対して改良を行ったものである。
Q1,Q3に対して改良を行ったものである。
第２図において、第１図と異なる点は、Ｐチャンネル型
MOSFET Q2,Q4及びインバータI1,I2が図の如く追加され
た点だけである。第１図と比較して、トランスファーゲ
ートがCMOS構成となる為、RWB信号の電圧レベルがフル
スウイングし、動作マージンが広くなるという利点があ
る。回路動作については、第１図と全く同様である為、
説明は省略する。
MOSFET Q2,Q4及びインバータI1,I2が図の如く追加され
た点だけである。第１図と比較して、トランスファーゲ
ートがCMOS構成となる為、RWB信号の電圧レベルがフル
スウイングし、動作マージンが広くなるという利点があ
る。回路動作については、第１図と全く同様である為、
説明は省略する。
以上説明したように本発明は、データバス線の読み出し
または書き込みの切換えをトランスファーゲートで行う
ことにより、１本のデータバス線で読み出しまたは書き
込み動作ができる効果がある。
または書き込みの切換えをトランスファーゲートで行う
ことにより、１本のデータバス線で読み出しまたは書き
込み動作ができる効果がある。
なお、実施例においては、１ビット系の半導体記憶装置
について説明したが、本発明はこれに限定されるもので
はなく、多ビット系の半導体記憶装置においても可能で
あることは明らかである。また、本発明の主旨を満たす
範囲の様々な応用例が可能であることはいうまでもな
い。
について説明したが、本発明はこれに限定されるもので
はなく、多ビット系の半導体記憶装置においても可能で
あることは明らかである。また、本発明の主旨を満たす
範囲の様々な応用例が可能であることはいうまでもな
い。
第１図は本発明の第一の実施例を示すブロック図、第２
図は本発明の第二の実施例を示すブロック図、第３図は
従来例を示すブロック図である。 １……メモリセルアレイ、２……ロウデコーダ、３……
カラムスイッチ、４……カラムデコーダ、５……センス
アンプ、６……DINドライバー回路、７……DOUTバッフ
ァ回路、８……DINバッファ回路、WL……ワード線、BL
……ビット線、DB……データバス線、RB……リードバス
線、WB……ライトバス線、RWB……リードライトバス
線、▲▼,WE′……ライトイネーブル内部信号、Q
1,Q3……Ｎチャンネル型MOSFET、Q2,Q4……Ｐチャンネ
ル型MOSFET、I1,I2……インバータ。
図は本発明の第二の実施例を示すブロック図、第３図は
従来例を示すブロック図である。 １……メモリセルアレイ、２……ロウデコーダ、３……
カラムスイッチ、４……カラムデコーダ、５……センス
アンプ、６……DINドライバー回路、７……DOUTバッフ
ァ回路、８……DINバッファ回路、WL……ワード線、BL
……ビット線、DB……データバス線、RB……リードバス
線、WB……ライトバス線、RWB……リードライトバス
線、▲▼,WE′……ライトイネーブル内部信号、Q
1,Q3……Ｎチャンネル型MOSFET、Q2,Q4……Ｐチャンネ
ル型MOSFET、I1,I2……インバータ。
Claims (1)
- 【請求項１】メモリセルアレイの複数のビットライン対
の中の所定のビットライン対を選択してデータバス線対
と接続するカラムスイッチと、データ入力端子と、デー
タ出力端子と、リードライト共通バス線と、データ読み
出し時に前記データバス線対に読み出された前記メモリ
セルアレイからの正補のデータに基づく読み出しビット
データを前記リードライト共通バス線に供給する第１の
手段と、前記リードライト共通バス線に現れた前記読み
出しビットデータを前記データ出力端子に転送する第２
の手段と、データ書き込み時に前記データ入力端子に供
給された書き込みビットデータを前記リードライト共通
バス線に転送する第３の手段と、前記リードライト共通
バス線に転送された前記書き込みビットデータを正補の
信号として前記データバス線対に供給する第４の手段と
を備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176348A JPH07122990B2 (ja) | 1987-07-14 | 1987-07-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176348A JPH07122990B2 (ja) | 1987-07-14 | 1987-07-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6419587A JPS6419587A (en) | 1989-01-23 |
| JPH07122990B2 true JPH07122990B2 (ja) | 1995-12-25 |
Family
ID=16012028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62176348A Expired - Lifetime JPH07122990B2 (ja) | 1987-07-14 | 1987-07-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122990B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2722853B2 (ja) * | 1990-05-18 | 1998-03-09 | 日本電気株式会社 | 半導体メモリ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114132A (en) * | 1978-02-27 | 1979-09-06 | Cho Lsi Gijutsu Kenkyu Kumiai | Dynamic mis memory |
| JPS57167186A (en) * | 1981-04-08 | 1982-10-14 | Nec Corp | Memory circuit |
| JPS60197997A (ja) * | 1984-03-21 | 1985-10-07 | Hitachi Ltd | 半導体記憶装置 |
| JPS62109292A (ja) * | 1985-11-07 | 1987-05-20 | Nec Corp | ダイナミツク・ランダム・アクセス・メモリ |
-
1987
- 1987-07-14 JP JP62176348A patent/JPH07122990B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114132A (en) * | 1978-02-27 | 1979-09-06 | Cho Lsi Gijutsu Kenkyu Kumiai | Dynamic mis memory |
| JPS57167186A (en) * | 1981-04-08 | 1982-10-14 | Nec Corp | Memory circuit |
| JPS60197997A (ja) * | 1984-03-21 | 1985-10-07 | Hitachi Ltd | 半導体記憶装置 |
| JPS62109292A (ja) * | 1985-11-07 | 1987-05-20 | Nec Corp | ダイナミツク・ランダム・アクセス・メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6419587A (en) | 1989-01-23 |
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