EP1579456A1 - Sram-speicherzelle und verfahren zum kompensieren eines in die sram-speicherzelle fliessenden leckstroms - Google Patents

Sram-speicherzelle und verfahren zum kompensieren eines in die sram-speicherzelle fliessenden leckstroms

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Publication number
EP1579456A1
EP1579456A1 EP03811723A EP03811723A EP1579456A1 EP 1579456 A1 EP1579456 A1 EP 1579456A1 EP 03811723 A EP03811723 A EP 03811723A EP 03811723 A EP03811723 A EP 03811723A EP 1579456 A1 EP1579456 A1 EP 1579456A1
Authority
EP
European Patent Office
Prior art keywords
memory cell
semiconductor memory
leakage current
transistor
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03811723A
Other languages
English (en)
French (fr)
Inventor
Thomas Nirschl
Yannick Martelloni
Bernhard Park Side The Ritz WICHT
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1579456A1 publication Critical patent/EP1579456A1/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Definitions

  • the invention relates to a semiconductor memory cell, in particular an SRAM memory cell, and a method for compensating for a leakage current flowing into the SRAM memory cell.
  • SRAM static memories
  • SRAMs are both manufactured as individual components and integrated on a chip in addition to other components.
  • the area share of SRAMs in microprocessors and in other highly complex logic circuits is up to 50%. Therefore, careful design of the SRAM and the peripheral circuits is of great importance in many applications.
  • An SRAM is a random access memory.
  • One speaks of a static memory since the electrically written information can be stored indefinitely as long as the supply voltage is not switched off.
  • a known SRAM memory cell (FIG. 1) has a static latch, a static latch being the simplest form of a bistable circuit and being constructed from two cross-coupled inverters.
  • the first inverter has an n-channel transistor M1 and a p-channel transistor M3.
  • the second inverter of the memory cell has an n-channel transistor M2 and a p-channel transistor M4.
  • the cross coupling of the inverters ensures that the output of one inverter controls the input of the other inverter.
  • the two CMOS inverters are electrically connected to complementary bit lines BL and BLQ via two NMOS selection transistors M5 and M6.
  • the use of complementary bit lines BL and BLQ increases the reliability and reduces the sensitivity to fluctuations in the component parameters.
  • the selection transistors M5 and M6 are each with their gate Connections electrically connected to a first word line WLl.
  • the selection transistor M5 is connected to a first storage node K1 of the memory cell and the selection transistor M6 is connected to a second storage node K2 of the memory cell.
  • the SRAM memory cell shown in FIG. 1 is referred to as a so-called 6T memory cell. Because of the "active load elements" M3 and M4, this cell type only requires relatively short times for reading or writing data.
  • Another embodiment of an SRAM memory cell, not shown, is the so-called ⁇ SRAM memory cell, in which the transistors M3 and M4 are replaced by passive load elements. The proposed concept can also be used for other types of memory cells.
  • the mode of operation of the memory cell with active load elements according to FIG. 1 is explained on the basis of the voltage profiles of signals flowing through the first word line WL1 and the bit line pair BL and BLQ shown in FIG. 2.
  • Signals impressed from the outside are represented in FIG. 2 by trapezoidal courses, while the generally weaker ones
  • a first logic state "1" is defined by a high potential on the left side of the memory cell in the memory node K1. It follows from this that the transistor M1 blocks. A write or read process is triggered by the transistors M5 and M6 being activated, controlled by the first word line WL1. A write operation is carried out by drivers pulling the signal on the bit line BL and on the complementary bit line BLQ to the logic levels “0” or “1”. In order to write a first logic state "1" into the memory cell, the complementary bit line BLQ must have a logic state "0" according to the definition assumed above.
  • the storage node (K1 or K2) of the storage cell that is to be brought to a low potential must be brought from the outside of the storage cell to a voltage lower than the switching threshold of the opposite inverter.
  • the other node should be above a voltage threshold.
  • bit lines BL and BLQ are first precharged to a precharge voltage.
  • the precharge voltage is selected in such a way that the cell is not unwantedly written according to the previously described mechanisms. If this is the case, one speaks of a non-destructive reading.
  • a current flows via transistors M5 and M3 as well as M6 and M2 depending on the precharge voltage.
  • the storage node K2 must be brought to a potential lower than the switching threshold of the opposite inverter. It follows that the resistance formed by transistor M6 must be approximately 3 times that of the transistor M2. The writing and reading of the logic state "0" into and out of the memory cell takes place accordingly.
  • bit line pair BL and BLQ are precharged to a high potential (alternatively, these bit lines can also be precharged to a low potential or to any reference voltage). If the word line is selected, the selection transistors connected to the memory cell are switched on. One of the memory nodes of the memory cell has a memory state "0" and the other memory node has a memory state "1". The storage node which has the low storage state "0” pulls the bit line connected to this storage node to a low potential (logic state "0").
  • a sense amplifier accelerates the reading and amplifies the drop in the signal on the bit line connected to the voltage node having the memory state "0" from the state with a high potential to the state with a low potential and at the same time maintains the high potential state on the second bit line ,
  • the sense amplifier only begins to work or read a state when a certain voltage difference between the two bit lines BL and BLQ occurs.
  • the current of the memory cell can also be amplified directly.
  • a write operation of a memory state into a memory cell can generally be carried out as follows.
  • One of the bit lines is precharged to a high potential and the other bit line of the bit line pair is precharged to a low potential. If the memory cell into which a memory state is to be written is selected via a word line, and the memory states in the two memory nodes of the memory cell correspond to the potential states on the bit lines with which the respective memory node of the memory cell is connected, the storage states in the two storage nodes remain unchanged. However, if the storage nodes have storage states that are different from the potentials of the bit lines to which one of the storage nodes is connected, the storage states in the storage nodes are changed.
  • the storage node that has a logical storage state "1" (high potential) is thereby pulled to a logical storage state "0" (low potential).
  • the state of the other storage node is set from a logical storage state "0" (low potential) to a logical storage state "1" (high potential).
  • a disadvantage of the known semiconductor memory cells, in particular the SRAM memory cells, is the problem that leakage currents flow into the memory cell, in particular if the memory cell of a memory cell array is connected to a plurality of memory cells in the non-selected state.
  • One way to keep the leakage current as low as possible is to select the threshold voltage of the transistors of the memory cell relatively high.
  • this in turn results in the disadvantage that the reading out or writing in of a memory state from or into the memory cell proceeds more slowly and the course of a storage process is significantly deteriorated.
  • a large number of memory cells Z 0 to Z N are usually connected to a bit line pair BL and BLQ. If the memory state of the memory cell Z 0 is now read out, a current i c flows into the cell in the exemplary embodiment shown. The current on the bit line BLQ therefore decreases and has the value I-ic. At the same time, leakage currents i L ⁇ to im flow from the bit line BL into the corresponding cells Z x to Z N , which are each in the non-selected state. This results in a total leakage current i L , whereby a current I-ii from the bit line BL ne current evaluation circuit SBS flows.
  • the current difference between the two bit lines BL and BLQ is determined by means of this current evaluation circuit SBS or this sense amplifier. These current evaluation circuits SBS use these current signals directly to determine the memory state in the memory cell to be read out. Voltage sense amplifiers, on the other hand, use the voltage difference between the two bit lines, which is generated between the two bit lines BL and BLQ when the selected memory cell is read out. Both the current evaluation circuit SBS and a voltage reading amplifier circuit evaluate a read memory state from a memory cell only when a certain voltage difference .DELTA.U or a certain current difference .DELTA.l occurs between the two bit lines. As shown in Fig. 4, the memory state of the read out
  • Memory cell Z 0 can only be evaluated by the current evaluation circuit SBS (FIG. 3) when a current difference> ⁇ l occurs between the bit lines BL and BLQ. If no leakage current i L ⁇ to i N would flow into the unselected memory cells Z 1 to Z N in FIG. 3, the current on the bit line BL would have a constant value I.
  • a 6T SRAM memory cell and a method for reading out this memory cell are known from US Pat. No. 6,181,608 B1 with which the leakage current problem is to be prevented.
  • the SRAM memory cell has selection transistors which have a lower threshold voltage than the transistors of the two inverters of the SRAM memory cell.
  • the integrated circuit in which the SRAM memory cells are arranged has a control circuit for checking the voltages of the word lines. This control circuit is connected to all word lines of the integrated circuit. The signals on the word lines are set by this control circuit in such a way that the leakage current which flows into the non-selected memory cells is to be minimized.
  • the gate connections of the selection transistors of the non-selected memory cells are not led to ground potential V S s, but these gate connections of the selection transistors are "understeered” by the control circuit applying a negative voltage in the range from a few to a few hundred millivolts to the word lines connected to the non-selected memory cells.
  • the disadvantage of this circuit arrangement is that a relatively complex and complex circuit structure for checking these word lines and their signals is necessary, and secondly the "understeering" of the word lines that are connected to the unselected memory cells is relatively difficult and can only be carried out very imprecisely.
  • the leakage currents that flow into the individual non-selected memory cells cannot be eliminated as a result and have a significant influence on reading out or writing into the memory cell.
  • the leakage current compensation circuit has two p-channel transistors, which are arranged symmetrically between the bit lines of the bit line pair, with each of these two p-channel transistors being used to detect the leakage current on the bit line with which the respective p-channel transistor is connected. Furthermore, this leakage current compensation circuit has two further p-channel transistors, which are also formed in a symmetrical arrangement between the bit lines of the bit line pair. By means of these two additional p-channel transistors, a current which is of the magnitude of the detected leakage current is applied to the respective bit line in order to compensate for the detected leakage current. This compensation takes place by means of the two additional p-channel transistors during a read / write operation of a memory cell of the memory cell array.
  • the four p-channel transistors are controlled such that the detected leakage current is stored in a capacitance of the leakage current compensation circuit and the stored leakage current flows to the bit line by means of an activation signal for activating the second p-channel transistors.
  • the leakage current is therefore first converted into a voltage and stored in a capacitance of the leakage current compensation circuit.
  • a compensation current is generated from this, which is applied to the corresponding bit line for compensation of the leakage current.
  • This circuit arrangement for leakage current compensation is very complex and very complex. Another disadvantage of this arrangement is the large capacity that is required to store the leakage current. Furthermore, this circuit arrangement only detects the total leakage current, that is to say the sum of all those leakage currents which flow into the non-selected memory cells of the memory cell array. With this compensation circuit, it is not possible to compensate for this leakage current separately in each individual memory cell into which a certain leakage current flows.
  • a semiconductor memory cell according to the invention is designed in particular as an SRAM memory cell and is electrically connected to at least one data line.
  • the semiconductor memory cell has at least one storage node.
  • the semiconductor memory cell comprises at least one selection transistor of a first line type, which is electrically connected to the first memory node of a first data line and a first word line.
  • An essential idea of the invention is that the semiconductor memory cell comprises means for compensating for a leakage current flowing into the semiconductor memory cell. These means for compensating the leakage current are designed such that a current corresponding to the leakage current flows into the semiconductor memory cell.
  • a simply constructed semiconductor memory cell can be constructed, with which the leakage current, which flows into the semiconductor memory cell in particular when the memory cell is not selected, can be compensated for quickly and with little effort. Regardless of how large this leakage current is, a current corresponding to the leakage current is always generated, which is also added to the semiconductor ter memory cell flows. Furthermore, the means according to the invention for compensating for the leakage current flowing into the semiconductor memory cell allow the leakage current in each individual semiconductor memory cell to be compensated separately or the size thereof and to be taken into account as an easy-to-determine variable during evaluation.
  • the means for compensating the leakage current are designed such that at least one additional electrical connection between these means of the semiconductor memory cell and one of the ones connected to the semiconductor memory cell Data lines are present. In this way it can be achieved that regardless of the storage states of the semiconductor memory cell stored in the respective storage nodes, a current of the same magnitude as the leakage current is injected. This is particularly advantageous for the compensation of a leakage current which flows into this semiconductor memory cell when the semiconductor memory cell is not selected.
  • the means for compensating the leakage current are electrically connected to at least one of the storage nodes of the semiconductor memory cell.
  • the means for compensating the leakage current are advantageously connected to the first data line and to ground potential.
  • the means for compensating for the leakage current flowing into the semiconductor memory cell have a first transistor of a first conductivity type, which is connected with its source connection the first data line and its gate connection is electrically connected to ground potential.
  • this first transistor is connected with its drain connection to the second storage node of the semiconductor memory cell and always has the closed or conductive state.
  • the leakage currents flowing into the non-selected memory cells of a memory cell array with a plurality of semiconductor memory cells are thereby compensated for in an efficient and effective manner, and the reading or writing of a memory state from or into a selected semiconductor memory cell of the memory cell array can be carried out quickly and reliably, since a read / write process in a selected semiconductor memory cell is no longer falsified or delayed by the leakage currents flowing into the non-selected semiconductor memory cell.
  • the leakage current of all the memory cells connected to the data lines is known, so that the leakage currents of the non-selected memory cells are subtracted from a reference current flowing through the data line, and a known constant value is thereby available. A memory state can therefore be read out or written into a selected memory cell in a simple and very precise manner.
  • the semiconductor memory cell has a second selection transistor of a first line type, which is electrically connected with its drain connection to the second storage node and with its source connection to a second data line. is bound. It can be provided that the second selection transistor is electrically connected with its gate connection to the first word line. It can also be provided that the second selection transistor is electrically connected with its gate connection to a second word line.
  • the first and the second data line are preferably designed as complementary bit lines, as a result of which the data can be transferred more reliably and at a higher speed than a single data line or bit line.
  • a further advantageous embodiment of the invention is characterized in that the means for compensating for the current flowing into the semiconductor memory cell, in particular the first leakage current flowing from the first data line into the first memory node when the semiconductor memory cell is not selected, and / or the second leakage current flowing from the second data line into the second storage node, are electrically connected to the first and second data lines and to the first and second storage nodes of the semiconductor memory cell. Regardless of which leakage current components flow from the two data lines into the semiconductor memory cell, compensation of these leakage current components can be achieved in a simple and reliable manner.
  • the means for compensating for the leakage current flowing into the semiconductor memory cell comprise the first transistor, which has a drain connection to the second storage node and a source connection to the first data line to produce a first additional electrical connection is electrically connected between the semiconductor memory cell, in particular the second storage node, and the first data line.
  • the semiconductor memory cell or the means for compensating for the leakage current further comprises a second transistor of the first conductivity type include. This second transistor has a drain connection with the first storage node, with its source connection with the second data line and with its gate connection with ground potential for generating a second additional electrical connection between the semiconductor memory cell and one with the memory cell already connected data line, electrically connected.
  • the leakage currents flowing through the data lines and the selection transistors into the storage nodes connected to them can be compensated for quickly and very precisely, since currents corresponding to the leakage currents flow from the respectively complementary data lines into the semiconductor memory cell through the first and the second additional electrical connection. Because of this symmetrical arrangement of the means for compensating for the leakage current or the leakage current components, an equally large current corresponding to the leakage current always flows into the memory cell on the data lines connected to the memory cell. This applies in particular to a differential embodiment of the semiconductor memory cell.
  • the semiconductor memory cell is designed as a 6T SRAM memory cell and has a first and a second inverter, each of these two inverters comprising a transistor of a first and a transistor of a second conductivity type and the two inverters between the first and the second Storage nodes are cross-coupled.
  • the two transistors of the first inverter are electrically connected to the first storage node and the two transistors of the second inverter are electrically connected to the second storage node of the semiconductor memory cell.
  • the semiconductor memory cell is designed as a 4T SRAM memory cell.
  • the memory cell concept according to the invention is not limited to SRAM memory cells, but is possible for all semiconductor memory cells that only have one selection transistor and two memory nodes exhibit. It is also possible that the memory cell concept according to the invention is applied to semiconductor memory cells with at least two selection transistors and a storage node.
  • a first additional electrical connection between the semiconductor memory cell and a data line already electrically connected to the semiconductor memory cell In a method according to the invention for compensating for a leakage current flowing into the semiconductor memory cell, in particular a leakage current flowing into the memory cell in the non-selected state of the semiconductor memory cell, a first additional electrical connection between the semiconductor memory cell and a data line already electrically connected to the semiconductor memory cell.
  • the first additional electrical connection between the semiconductor memory cell and the data line electrically connected to the semiconductor memory cell is advantageously produced by means of a transistor which is always operated in the closed or conductive state.
  • a first selection transistor of the semiconductor memory cell is preferably connected to a first data line and a first memory node of the semiconductor memory cell and the first transistor is electrically connected to the first data line and a second memory node of the semiconductor memory cell.
  • a second additional electrical connection is advantageously formed between the semiconductor memory cell and one of the data lines electrically connected to the semiconductor memory cell, the first additional electrical connection to a first and the second additional electrical connection to a second data line being produced.
  • the second additional electrical connection between the semiconductor memory cell and the second data line connected to the semiconductor memory cell is generated by means of a second transistor which is always operated in the closed state.
  • a second selection transistor of the semiconductor memory cell is preferably electrically connected to the second data line and a second memory node of the semiconductor memory cell and the second transistor is electrically connected to the second data line and a first memory node of the semiconductor memory cell.
  • leakage currents flowing from the first and / or second data line into the first or second storage node are compensated for by a current from the second or first data line corresponding to the leakage currents via the second or first additional electrical connection flows into the first and second storage nodes, respectively.
  • FIG. 2 shows a signal curve on a word line and two complementary bit lines of a known memory cell according to FIG. 1 during write / read processes of logic states in or out of the SRAM memory cell;
  • FIG. 3 shows an arrangement of a plurality of memory cells in a memory cell array known from the prior art
  • Fig. 4 shows a time delay in
  • Reading a memory state from a memory cell when leakage currents occur shows a first exemplary embodiment of a semiconductor memory cell according to the invention
  • FIG. 6 shows a second exemplary embodiment of a semiconductor memory cell according to the invention.
  • FIG. 7 shows a third exemplary embodiment of a semiconductor memory cell according to the invention.
  • the semiconductor memory cell (FIG. 5) is designed as an SRAM memory cell and has two cross-coupled inverters which are connected to supply voltage potential V DD and ground potential V SS .
  • the first inverter has an n-channel transistor M1 and a p-channel transistor M3.
  • the second inverter comprises an n-channel transistor M2 and a p-channel transistor M4.
  • a first storage node K1 is arranged between the two transistors M1 and M3 and a second storage node K2 of the SRAM memory cell is arranged between the transistors M2 and M4.
  • a selection transistor M5 is connected with its drain connection to the first storage node K1, with its source connection with a first bit line BL and with its gate connection with a first word line WL1. Furthermore, the SRAM memory cell has an n-channel transistor M7, which with its drain connection to the second storage node K2 and the source connection of the transistor M2
  • Source terminal is electrically connected to the first bit line BL, and its gate terminal connected to ground potential V ss.
  • This transistor M7 which is always in the closed state, is used to produce a first additional electrical connection between the first bit line BL and the second memory node K2 of the SRAM memory cell.
  • Memory cell (word line WL1 at low potential) blocks the selection transistor M5.
  • a known reference current I REF is applied to the bit line BL.
  • a larger or smaller leakage current flows into the semiconductor memory cell.
  • a logical state “0” is stored in the storage node K1 and a logical state “1” is stored in the storage node K2.
  • a large leakage current therefore flows from the bit line BL via the selection transistor M5 into the storage node Kl (large in comparison to the leakage current which would flow into the storage node if the logic state "1" was stored in the storage node Kl) and via the transistor Ml.
  • Storage states in the storage nodes K1 and K2 always generate a current corresponding to the leakage current, which flows into the non-selected state of the memory cell and thus virtually compensates for the leakage current by generating it in each cell and thus as a known variable in the further evaluation can be treated. Therefore, in this exemplary embodiment, the flow is compensated for as a compensation Leakage current of equal magnitude understood in the memory cell via the transistors M5 and M7.
  • the exemplary embodiment of the SRAM memory cell shown in FIG. 5 can be used for single-ended write and read processes. If one of these two SRAM memory cells is selected for a read / write operation in a memory cell array with at least two SRAM memory cells designed according to FIG. 5, its memory state can be read out via the first bit line BL or a memory state can be written.
  • the SRAM memory cell is constructed in accordance with the SRAM memory cell in FIG. 5 and additionally has a second selection transistor M6, which has a drain connection to the second storage node K2 and a source connection to a second one first bit line is complementary bit line BLQ and its gate connection is electrically connected to a second word line WL2.
  • This exemplary embodiment of the SRAM memory cell according to the invention has a 6T SRAM memory cell as the core cell.
  • This embodiment of the SRAM memory cell can be used for single-ended read operations and for differential write operations. Only the first word line WL1 is set to high potential for write operations, for
  • an n-channel transistor M8 is arranged, with its drain connection with the first storage node K1, with its source connection with the second Bit line BLQ and with its gate connection is electrically connected to ground potential V S s.
  • the bit line BL is electrically connected to both the first and the second storage node via the transistors M5 and M7, and the bit line BLQ is also connected to the two storage nodes K1 and K2 via the transistors M6 and M8.
  • the second selection transistor M6 is not electrically connected to a second word line WL2 but to the first word line WL1, to which the first selection transistor M5 is also connected.
  • the transistor M8 connected to the transistor Ml and the bit line BLQ is pulled to the potential of the node to which the transistors Ml and M8 are connected, which is changed by the leakage current Leakage current corresponding to current flowing into node K1 is generated and flows to ground from bit line BLQ via transistor M8 and transistor M1, so that essentially the same current flows from both bit lines BL and BLQ into the semiconductor memory cell from the bit line BLQ into the storage node K2, in which the logical State “1” is stored, this leakage current being negligible in comparison to the leakage current that is negligible in the storage node K 1 in which the logic state “0” is stored.
  • the invention can prevent the disruptive influence of the leakage current when evaluating memory states in memory cells, in particular SRAM memory cells, or performing read / write operations of memory states in or out of a semiconductor memory cell.
  • a leakage current that occurs is not suppressed or reduced by the invention, but rather a compensation current corresponding to the leakage current is generated, which flows into the semiconductor memory cell and corresponds in size to the leakage current.
  • the invention thus achieves separate compensation of the leakage current flowing into the respective semiconductor memory cell in each individual semiconductor memory cell of a memory cell array.
  • the leakage current is thus not suppressed, but a compensation current corresponding to the leakage current is generated, which flows into the semiconductor memory cell and generates a constant additional current in both storage nodes, that is to say on both sides of the memory cell (in the case of a differential embodiment), as a result of which What is achieved is that the absolute value of the current i c flowing into the selected memory cell is available in full size for the evaluation.
  • the current detected when evaluating a memory state via a bit line or via two complementary bit lines is not falsified or reduced by the leakage current of the non-selected memory cells.
  • the leakage current is compensated and is thus acted on as an additional known signal on the data lines in the case of differential evaluations or differently implemented circuit arrangements or is detected as a constant variable in the evaluation in the case of single-ended evaluations or single-ended circuit arrangements.

Abstract

Eine SRAM-Speicherzelle weist zumindest einen Speicherknoten (K1, K2) und zumindest einen Auswahltransistor (M5) auf, welcher mit dem Speicherknoten (K1, K2), einer ersten Bitleitung (BL) und einer ersten Wortleitung (WL1) elektrisch verbunden ist. Des Weiteren weist die SRAM-Speicherzelle Mittel (M7, M8) zum Kompensieren eines in die SRAM-Speicherzelle fließenden Leckstroms auf. Die Mittel (M7, M8) sind derart ausgebildet, dass in die SRAM-Speicherzelle ein dem Leckstrom entsprechender Strom fließt. In einem Ausführungsbeispiel sind die Mittel als Transistor (M7) ausgebildet, der mit der ersten Bitleitung (BL) und dem zweiten Speicherknoten (K2) elektrisch verbunden ist, wobei der erste Speicherknoten (K1) mit dem Auswahltransistor (M5) verbunden ist.

Description

Beschreibung
SRAM-Speicherzelle und Verfahren zum Kompensieren eines in die SRAM-Speicherzelle fließenden Leckstroms
Die Erfindung betrifft eine Halbleiter-Speicherzelle, insbesondere eine SRAM-Speicherzelle und ein Verfahren zum Kompensieren eines in die SRAM-Speicherzelle fließenden Leckstroms.
Halbleiter-Speicherzellen wie beispielsweise statische Speicher (SRAM, "Static Random Access Memory") werden in integrierten Schaltungen vielfach angewendet. SRAMs werden sowohl als Einzelbausteine hergestellt als auch zusätzlich zu anderen Bauelementen auf einem Chip integriert . Der Flächenanteil von SRAMs in Mikroprozessoren und in anderen hoch komplexen Logikschaltungen beträgt bis zu 50%. Daher ist ein sorgfältiger Entwurf des SRAMs sowie der Peripherieschaltungen in vielen Anwendungsfällen von großer Bedeutung. Ein SRAM ist ein Schreib-Lese-Speicher mit wahlfreiem Zugriff. Man spricht von einem statischen Speicher, da die elektrisch eingeschriebene Information unbegrenzt gespeichert werden kann, solange die VersorgungsSpannung nicht abgeschaltet wird. Eine bekannte SRAM-Speicherzelle (Fig. 1) weist ein statisches Latch auf, wobei ein statisches Latch die einfachste Form einer bistabi- len Schaltung darstellt und aus zwei kreuzgekoppelten Inver- tern aufgebaut ist. Der erste Inverter weist einen n-Kanal- Transistor Ml und einen p-Kanal-Transistor M3 auf. Der zweite Inverter der Speicherzelle weist einen n-Kanal-Transistor M2 und einen p-Kanal-Transistor M4 auf. Durch die Kreuzkopplung der Inverter wird erreicht, dass der Ausgang eines Inverters den Eingang des anderen Inverters steuert. Die beiden CMOS- Inverter sind über zwei NMOS-Auswahltransistoren M5 und M6 mit komplementären Bitleitungen BL und BLQ elektrisch verbunden. Durch die Verwendung komplementärer Bitleitungen BL und BLQ wird die Zuverlässigkeit erhöht und die Empfindlichkeit gegenüber Schwankungen der Bauteilkenngrößen verringert. Die Auswahltransistoren M5 und M6 sind jeweils mit ihren Gate- Anschlüssen mit einer ersten Wortleitung WLl elektrisch verbunden. Der Auswahltransistor M5 ist mit einem ersten Speicherknoten Kl der Speicherzelle und der Auswahltransistor M6 ist mit einem zweiten Speicherknoten K2 der Speicherzelle verbunden. Die in Fig. 1 dargestellte SRAM-Speicherzelle wird als sogenannte 6T-Speicherzelle bezeichnet. Wegen der "aktiven Lastelemente" M3 und M4 benötigt dieser Zelltyp nur relativ kurze Zeiten für das Lesen oder Einschreiben von Daten. Eine weitere nicht dargestellte Ausführungsform einer SRAM-Speicherzelle ist die so bezeichnete ^-SRAM-Speicherzelle, bei der die Transistoren M3 und M4 durch passive Lastelemente ersetzt sind. Das vorgeschlagene Konzept kann auch für andere Typen von Speicherzellen eingesetzt werden.
Anhand der in Fig. 2 gezeigten Spannungsverläufe von Signalen die durch die erste Wortleitung WLl und das Bitleitungspaar BL und BLQ fließen, wird die Wirkungsweise der Speicherzelle mit aktiven Lastelementen gemäß Fig. 1 erläutert. Von außen eingeprägte Signale werden in Fig. 2 durch trapezförmige Ver- laufe dargestellt, während die im Allgemeinen schwächeren
Signale der Speicherzelle mit realistischeren Anstiegs- und Abfallzeiten eingezeichnet wurden. Es wird beispielsweise angenommen, dass ein erster logischer Zustand "1" durch hohes Potential an der linken Seite der Speicherzelle im Speicher- knoten Kl definiert ist. Daraus folgt, dass in diesem Zustand der Transistor Ml sperrt. Ein Schreib- oder Lese-Vorgang wird ausgelöst, indem, gesteuert durch die erste Wortleitung WLl, die Transistoren M5 und M6 aktiviert werden. Ein Schreibvorgang wird durchgeführt, indem von Treibern das Signal auf der Bitleitung BL und auf der dazu komplementären Bitleitung BLQ auf die logischen Pegel „0" bzw. „1" gezogen werden. Um einen ersten logischen Zustand "1" in die Speicherzelle einzuschreiben, muss nach der oben angenommenen Definition die komplementäre Bitleitung BLQ einen logischen Zustand "0" auf- weisen. Allgemein kann gesagt werden, dass derjenige Speicherknoten (Kl oder K2) der Speicherzelle, der auf ein niedriges Potential gebracht werden soll, von außerhalb der Speicherzelle auf eine Spannung kleiner als die Schaltschwelle des gegenü- berliegenden Inverters gebracht werden muss. Der andere Knoten soll oberhalb einer Spannungsschwelle liegen.
Für das oben erwähnte Einschreiben eines logischen Zustands "1", d.h., einen gespeicherten logischen Zustand "0" zu über- schreiben, bedeutet dies, dass der Speicherknoten K2 ein Potential kleiner als die Schaltschwelle des gegenüberliegenden Inverters gebracht werden muss. Während des Schreibvorgangs bilden die Transistoren M6 und M4 einen Spannungsteiler, der entsprechend der obigen Vorschrift dimensioniert werden muss. Der Widerstand des Transistors M4 muss mehrfach größer sein als der Widerstand, der vom Transistor M6 gebildet wird. Der Transistor Ml wird somit gesperrt und der Speicherknoten Kl wird durch die Transistoren M5 und M3 auf höheres Spannungs- potential gezogen. Der Transistor M2 wird dadurch leitend. Die erste Wortleitung WLl kann nun wieder abgeschaltet werden, da der gewünschte Zustand in die Zelle eingeschrieben worden ist.
Um den logischen Zustand "1" auszulesen, werden zunächst die Bitleitungen BL und BLQ auf eine VorladeSpannung vorgeladen.
Die VorladeSpannung wird derart gewählt, dass die Zelle nicht nach vorher beschriebenen Mechanismen ungewollt beschrieben wird. Ist dies der Fall spricht man von einem zerstörungsfreien Lesen. Beim Zugriff auf die Speicherzelle fließt ab- hängig von der Vorladespannung ein Strom über die Transistoren M5 und M3 sowie M6 und M2. Damit jedoch der Speicherzustand der Speicherzelle nicht geändert wird, muss der Speicherknoten K2 auf ein Potential kleiner als die Schaltschwelle des gegenüberliegenden Inverters gebracht werden. Daraus folgt, dass der Widerstand, der vom Transistor M6 gebildet wird, etwa 3 mal so groß sein muss wie der des Transistors M2. Das Schreiben und Lesen des logischen Zustande "0" in die bzw. aus der Speicherzelle erfolgt entsprechend.
Allgemein kann daher ein Schreibvorgang eines logischen Zu- Stands in die Speicherzelle wie folgt beschrieben werden. Das Bitleitungspaar BL und BLQ wird auf ein hohes Potential vorgeladen (alternativ können diese Bitleitungen auch auf ein niedriges Potential oder auf eine beliebige Referenzspannung vorgeladen werden) . Wird die Wortleitung ausgewählt, werden die mit der Speicherzelle verbundenen Auswahltransistoren angeschaltet. Einer der Speicherknoten der Speicherzelle weist einen Speicherzustand "0" und der andere Speicherknoten einen Speicherzustand "1" auf. Derjenige Speicherknoten, der den niedrigen Speicherzustand "0" aufweist, zieht die mit diesem Speicherknoten verbundene Bitleitung auf ein niedriges Potential (logischen Zustand "0") . Ein nicht dargestellter Leseverstärker beschleunigt das Auslesen und verstärkt den Abfall des Signals auf der mit dem den Speicherzustand "0" aufweisenden Spannungsknoten verbundenen Bitleitung von dem Zustand mit einem hohen Potential auf den Zustand mit einem niedrigen Potential und hält gleichzeitig den hohen Potentialzustand auf der zweiten Bitleitung. Der Leseverstärker beginnt erst dann zu arbeiten bzw. einen Zustand auszulesen, wenn eine bestimmte Spannungsdifferenz zwischen den beiden Bitleitungen BL und BLQ auftritt. Neben der beschriebenen Spannungsverstärkung kann auch direkt der Strom der Speicherzelle verstärkt werden.
Ein Schreibvorgang eines Speicherzustands in eine Speicher- zelle kann allgemein wie folgt durchgeführt werden. Eine der Bitleitungen wird auf ein hohes Potential vorgeladen und die andere Bitleitung des Bitleitungspaares wird auf ein niedriges Potential vorgeladen. Wird die Speicherzelle, in die ein Speicherzustand geschrieben werden soll, über eine Wortlei- tung ausgewählt und entsprechen die Speicherzustände in den beiden Speicherknoten der Speicherzelle den Potentialzuständen auf den Bitleitungen, mit denen der jeweilige Speicher- knoten der Speicherzelle verbunden ist, dann bleiben die Speicherzustände in den beiden Speicherknoten unverändert. Weisen allerdings die Speicherknoten Speicherzustände auf, die unterschiedlich zu den Potentialen der Bitleitungen sind, mit denen jeweils einer der Speicherknoten verbunden ist, werden die Speicherzustände in den Speicherknoten geändert . Derjenige Speicherknoten, der einen logischen Speicherzustand "1" (hohes Potential) gespeichert hat, wird dadurch auf einen logischen Speicherzustand "0" (niedriges Potential) gezogen. In entsprechender Weise wird der Zustand des anderen Speicherknotens von einem logischen Speicherzustand "0" (niedriges Potential) auf einen logischen Speicherzustand "1" (hohes Potential) gesetzt.
Ein Nachteil bei den bekannten Halbleiter-Speicherzellen, insbesondere bei den SRAM-Speicherzellen, ist die Problematik, dass Leckströme in die Speicherzelle fließen, insbesondere dann, wenn die Speicherzelle eines Speicherzellenfeldes mit mehreren Speicherzellen im nicht-ausgewählten Zustand verbunden ist. Eine Möglichkeit, den Leckstrom so gering wie möglich zu halten, ist dadurch gegeben, die Einsatzspannung der Transistoren der Speicherzelle relativ hoch zu wählen. Daraus resultiert jedoch wiederum der Nachteil, dass das Auslesen bzw. das Einschreiben eines Speicherzustande aus oder in die Speicherzelle langsamer vor sich geht und der Ablauf eines Speichervorgangs wesentlich verschlechtert wird.
Gemäß der Darstellung in Fig. 3 sind meist eine Vielzahl von Speicherzellen Z0 bis ZN mit einem Bitleitungspaar BL und BLQ verbunden. Wird nun der Speicherzustand der Speicherzelle Z0 ausgelesen, so fließt im dargestellten Ausführungsbeispiel in die Zelle ein Strom ic. Der Strom auf der Bitleitung BLQ vermindert sich daher und weist den Wert I-ic auf. Gleichzeitig fließen von der Bitleitung BL Leckströme iLι bis im in die entsprechenden Zellen Zx bis ZN, die jeweils im nicht- ausgewählten Zustand sind. Daraus resultiert ein Gesamtleckstrom iL, wodurch von der Bitleitung BL ein Strom I-ii, in ei- ne Strombewerterschaltung SBS fließt. Mittels dieser Strombe- werterschaltung SBS bzw. diesem Leseverstärker, wird die Stromdifferenz zwischen den beiden Bitleitungen BL und BLQ bestimmt. Diese Strombewerterschaltungen SBS verwenden diese Stromsignale direkt, um den Speicherzustand in der auszulesenden Speicherzelle zu bestimmen. Spannungsleseverstärker hingegen verwenden die Spannungsdifferenz zwischen den beiden Bitleitungen, die beim Auslesen der ausgewählten Speicherzelle zwischen den beiden Bitleitungen BL und BLQ erzeugt wird. Sowohl die Strombewerterschaltung SBS als auch eine Span- nungsleseverstärkerschaltung bewertet einen ausgelesenen Speicherzustand aus einer Speicherzelle erst dann, wenn zwischen den beiden Bitleitungen eine gewisse Spannungsdifferenz ΔU oder eine gewisse Stromdifferenz Δl auftritt. Wie in Fig. 4 dargestellt, kann der Speicherzustand der ausgelesenen
Speicherzelle Z0 durch die Strombewerterschaltung SBS (Fig. 3) erst dann bewertet werden, wenn zwischen den Bitleitungen BL und BLQ eine Stromdifferenz > Δl auftritt. Würde in Fig. 3 kein Leckstrom iLι bis iN in die nicht -ausgewählten Speicher- zellen Z1 bis ZN fließen, so würde der Strom auf der Bitleitung BL einen konstanten Wert I aufweisen.
Durch das Auslesen der Speicherzelle Z0 fließt der Strom ic in die Speicherzelle Z0 und der Strom auf der Bitleitung BLQ fällt im zeitlichen Verlauf gemäß der oberen Darstellung in
Fig. 4 ab. Zum Zeitpunkt tx wird daher der zum Auslesen durch die Strombewerterschaltung SBS (Fig. 3) benötigte Stromunterschied Δl zwischen den Bitleitungen BL und BLQ erreicht. Da jedoch wie bereits erwähnt in die nicht-ausgewählten Spei- cherzellen Z bis ZN jeweils Leckströme fließen, wird der
Strom auf der Bitleitung BL auf den konstanten Wert I-iL reduziert. Wie im unteren Stromkurvenverlauf in Fig. 4 dargestellt, wird dadurch die Stromdifferenz Δl zwischen den Bitleitungen BL und BLQ erst zu einem späteren Zeitpunkt t2 er- reicht. Dadurch wird das Auslesen eines Speicherzustands wesentlich verlängert, da sich aufgrund des gesamten Leckstroms iL der Zeitpunkt des Auslesebeginns um t2-tι verzögert . Abhän- gig davon wie viele Speicherzellen zwischen den Bitleitungen BL und BLQ angeordnet sind, und wie hoch die Leckströme sind, die jeweils in die nicht-ausgewählten Speicherzustände fließen, kann es in Extremfällen sogar dazu führen, dass der Ge- samtleckstrom iL genauso groß ist wie der Strom I der ursprünglich durch die Leitungen BL und BLQ fließt. In einem derartigen Zustand ist ein Auslesen eines Speicherzustands einer ausgewählten Speicherzelle nicht mehr möglich, da die für das Auslesen benötigte Stromdifferenz Δl nicht erreicht werden kann. Deshalb ist es besonders wichtig, die Leckströme zu minimieren oder derart zu vermeiden, dass sie für das Auswerten oder das Einschreiben eines Speicherzustands keinen Einfluss mehr haben und einen Schreib-/Lesevorgang nicht verzögern.
Aus der US-Patentschrif 6,181,608 Bl ist eine 6T-SRAM- Speicherzelle und ein Verfahren zum Auslesen dieser Speicherzelle bekannt, mit dem die Leckstromproblematik unterbunden werden soll. Die SRAM-Speicherzelle weist dazu Auswahltran- sistoren auf, die eine niedrigere Einsatzspannung besitzen als die Transistoren der beiden Inverter der SRAM- Speicherzelle. Des Weiteren weist der integrierte Schaltkreis, in dem die SRAM-Speicherzellen angeordnet sind, einen Kontrollschaltkreis zur Kontrolle der Spannungen der Wortlei- tungen auf. Dieser Kontrollschaltkreis ist mit allen Wortleitungen des integrierten Schaltkreises verbunden. Die Signale auf den Wortleitungen werden durch diesen Kontrollschaltkreis derart eingestellt, dass der Leckstrom, welcher in die nicht- aus-gewählten Speicherzellen fließt, minimiert werden soll. Dazu werden die Gate-Anschlüsse der Auswahltransistoren der nicht-ausgewählten Speicherzellen nicht an Massepotential VSs geführt, sondern diese Gate-Anschlüsse der Auswahltransistoren werden "untersteuert", indem durch den Kontrollschaltkreis eine negative Spannung im Bereich von einigen bis eini- gen hundert Millivolt an die Wortleitungen, die mit den nicht-ausgewählten Speicherzellen verbunden sind, angelegt wird. Nachteil dieser Schaltungsanordnung ist es, dass zum einen eine relativ aufwändige und komplexe Schaltkreisstruktur zur Kontrolle dieser Wortleitungen und deren Signale notwendig ist, und zum anderen das "Untersteuern" der Wortlei- tungen, die mit den nicht ausgewählten Speicherzellen verbunden sind, relativ schwierig ist und nur sehr ungenau durchgeführt werden kann. Die Leckströme, die in die einzelnen nicht-ausgewählten Speicherzellen fließen, können dadurch nicht eliminiert werden und beeinflussen das Auslesen oder das Einschreiben in die Speicherzelle wesentlich.
Des Weiteren ist aus Agawa, K. et al . : "A Bit-Line Leakage Compensation Scheme for Low-Voltage SRAMs" in Digest of Technical Papers, Symposium on VLSI Circuits, S. 70 - 71, Juni 2000, eine Schaltungsanordnung zur Kompensation eines Bitlei- tungs-Leckstroms bekannt. Der von einer Bitleitung in die nicht-ausgewählten Speicherzellen fließende Leckstrom wird während eines Precharge-Zykluses detektiert und durch eine zusätzliche Schaltungsanordnung in dem integrierten Schaltkreis während eines Schreib-/Lesevorgangs kompensiert. Der Leckstrom-Kompensationsschaltkreis ist mit den beiden Bitleitungen eines Bitleitungspaares elektrisch verbunden und zwischen den Speicherzellen und der nachgeschalteten Strombewerterschaltung angeordnet. Die Leckstrom- Kompensationsschaltung weist zwei p-Kanal-Transistoren auf, die in symmetrischer Weise zwischen den Bitleitungen des Bit- leitungspaares angeordnet sind, wobei mit jeweils einem dieser beiden p-Kanal-Transistoren der Leckstrom auf derjenigen Bitleitung detektiert wird, mit der der jeweilige p-Kanal- Transistor verbunden ist. Des Weiteren weist dieser Leck- strom-Kompensationsschaltkreis zwei weitere p-Kanal- Transistoren auf, die ebenfalls in symmetrischer Anordnung zwischen den Bitleitungen des Bitleitungspaares ausgebildet sind. Mittels dieser beiden zusätzlichen p-Kanal-Transistoren wird ein Strom, der betragsmäßig so groß wie der detektierte Leckstrom ist, auf die jeweilige Bitleitung gegeben, um den detektierten Leckstrom zu kompensieren. Diese Kompensation mittels der beiden zusätzlichen p-Kanal-Transistoren erfolgt während eines Schreib- /Lesevorgangs einer Speicherzelle des Speicherzellenfeldes. Die vier p-Kanal-Transistoren werden derart gesteuert, dass der detektierte Leckstrom in einer Kapazität des Leckstrom-Kompensationsschaltkreises gespeichert wird und der gespeicherte Leckstrom mittels eines Aktivierungssignals zum Aktivieren der zweiten p-Kanal-Transistoren an die Bitleitung fließt. Der Leckstrom wird also zunächst in eine Spannung gewandelt und in einer Kapazität der Leckstrom- Kompensations-schaltung gespeichert. Daraus wird ein Kompen- sationsstrom erzeugt, der an die entsprechende Bitleitung zur Kompensation des Leckstroms angelegt wird. Diese Schaltungs- anordnung zur Leckstrom-Kompensation ist sehr aufwändig und sehr komplex aufgebaut. Ein weiterer Nachteil dieser Anordnung ist die große Kapazität, die benötigt wird, um den Leck- ström zu speichern. Des Weiteren wird durch diese Schaltungsanordnung lediglich der gesamte Leckstrom, also die Summe aller derjenigen Leckströme, die in die nicht-ausgewählten Speicherzellen des Speicherzellenfeldes fließen, detektiert. Mit dieser Kompensationsschaltung ist es nicht möglich, in jeder einzelnen Speicherzelle, in die ein bestimmter Leckstrom fließt, diesen Leckstrom jeweils separat zu kompensieren.
Aus Kawaguchi, H. et al . : "Dynamic Leakage Cut-off Scheme for Low-Voltage SRAMs" in Digest of Technical Papers, Symposium on VLSI Circuits, S. 140 - 141, Juni 1998, ist eine Schaltungsanordnung zur Leckstromreduzierung bekannt, bei der die Vorspannungen der n- und p-Wannenbereiche im Substrat dynamisch auf Versorgungsspannungspotential VDD bzw. entsprechend auf Massepotential Vss der jeweils ausgewählten Speicherzelle geändert werden, während die Vorspannungen der Wannenbereiche der nicht ausgewählten Speicherzellen auf dem jeweiligen Spannungspotential (n-Wannenbereich ungefähr 2 x VDD und p- Wannenbereich ungefähr -VDD) gehalten werden. Dadurch wird die Einsatzspannung der ausgewählten Speicherzelle relativ niedrig und andererseits die Einsatzspannung der nicht-ausgewählten Speicherzellen relativ hoch. Ein wesentlicher Nach- teil dieser Schaltungsanordnung ist es, dass durch die dynamische Variation der SubstratSpannung der Vorspannungskoeffi- zient des Substrats wesentlich vermindert wird und insbesondere bei neueren Technologien einen entscheidenden Nachteil darstellt.
Daher ist es Aufgabe der Erfindung, eine Schaltung und ein Verfahren zu schaffen, mit dem der Leckstrom einfach und aufwandsarm kompensiert werden kann und die Zeitdauer für einen Schreib-/Lesevorgang nahezu nicht verlängert wird.
Diese Aufgabe wird durch eine Halbleiter-Speicherzelle, welche die Merkmale nach Patentanspruch 1 aufweist, und durch ein Verfahren zum Kompensieren eines in die Halbleiter- Speicherzelle fließenden Leckstroms, welches die Schritte nach Patentanspruch 11 aufweist, gelöst.
Eine erfindungsgemäße Halbleiter-Speicherzelle ist insbesondere als SRAM-Speicherzelle ausgebildet und ist mit mindes- tens einer Datenleitung elektrisch verbunden. Die Halbleiter- Speicherzelle weist zumindest einen Speicherknoten auf. Des Weiteren umfasst die Halbleiter-Speicherzelle zumindest einen Auswahltransistor eines ersten Leitungstyps, welcher mit dem ersten Speicherknoten einer ersten Datenleitung und einer ersten Wortleitung elektrisch verbunden ist. Ein wesentlicher Gedanke der Erfindung ist es, dass die Halbleiter- Speicherzelle Mittel zum Kompensieren eines in die Halbleiter-Speicherzelle fließenden Leckstroms umfasst. Diese Mittel zum Kompensieren des Leckstroms sind derart ausgebildet, dass ein dem Leckstrom entsprechender Strom in die Halbleiter- Speicherzelle fließt. Dadurch kann eine einfach aufgebaute Halbleiter-Speicherzelle aufgebaut werden, mit der der Leckstrom, welcher insbesondere im nicht-ausgewählten Zustand der Speicherzelle in die Halbleiter-Speicherzelle fließt, schnell und aufwandsarm kompensiert werden kann. Unabhängig davon, wie groß dieser Leckstrom ist, wird stets ein dem Leckstrom entsprechender Strom erzeugt, der zusätzlich in die Halblei- ter-Speicherzelle fließt. Des Weiteren kann durch die erfindungsgemäßen Mittel zum Kompensieren des in die Halbleiter- Speicherzelle fließenden Leckstroms der Leckstrom in jeder einzelnen Halbleiter-Speicherzelle separat kompensiert werden bzw. in seiner Größe ermittelt und als einfach zu ermittelnde Größe beim Auswerten berücksichtigt werden.
In einem besonders vorteilhaften Ausführungsbeispiel sind die Mittel zum Kompensieren des Leckstroms, insbesondere des Leckstroms im nicht-ausgewählten Zustand der Halbleiter- Speicherzelle derart ausgebildet, dass zumindest eine zusätzliche elektrische Verbindung zwischen diesen Mitteln der Halbleiter-Speicherzelle und einer der mit der Halbleiter- Speicherzelle verbundenen Datenleitungen vorhanden ist. Da- durch kann erreicht werden, dass unabhängig von den in den jeweiligen Speicherknoten gespeicherten Speicherzuständen der Halbleiter-Speicherzelle ein dem Leckstrom betragsmäßig gleich großer Strom injiziert wird. Vorteilhaft ist dies insbesondere für die Kompensation eines Leckstroms, welcher im nicht-ausgewählten Zustand der Halbleiter-Speicherzelle in diese Halbleiter-Speicherzelle fließt.
Des Weiteren erweist es sich als vorteilhaft, dass die Mittel zum Kompensieren des Leckstroms mit mindestens einem der Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden sind. In vorteilhafter Weise sind die Mittel zum Kompensieren des Leckstroms mit der ersten Datenleitung und mit Massepotential verbunden.
In einem vorteilhaften Ausführungsbeispiel weisen die Mittel zum Kompensieren des in die Halbleiter-Speicherzelle fließenden Leckstroms, insbesondere des von der ersten Datenleitung in den ersten Speicherknoten der Halbleiter-Speicherzelle fließenden Leckstroms, einen ersten Transistor eines ersten Leitungstyps auf, welcher mit seinem Source-Anschluss mit der ersten Datenleitung und mit seinem Gate-Anschluss mit Massepotenzial elektrisch verbunden ist. In vorteilhafter Weise ist dieser erste Transistor mit seinem Drain-Anschluss mit dem zweiten Speicherknoten der Halbleiter-Speicherzelle verbunden und weist stets den geschlossenen bzw. leitenden Zustand auf. Durch diese elektrischen Verbindungen des ersten Transistors der Mittel zum Kompensieren des Leckstroms kann in besonders einfacher Weise erreicht werden, dass abhängig vom Speicherzustand in den Speicherknoten ein dem Leckstrom entsprechender Strom in gleicher Weise in den zweiten Speicherknoten der Halbleiter-Speicherzelle fließen kann, wie ein Leckstrom in den ersten Speicherknoten fließen kann. Dadurch wird insbesondere bei Speicherzellen, die in single-ended Form ausgebildet sind, eine optimierte Ausgestaltung zur Behebung der Leckstromproblematik erreicht.
Die in die nicht-ausgewählten Speicherzellen eines Speicherzellenfeldes mit mehreren Halbleiter-Speicherzellen fließenden Leckströme werden dadurch in effizienter und effektiver Weise kompensiert und das Auslesen oder das Einschreiben eines Speicherzustands aus bzw. in eine ausgewählte Halbleiter- Speicherzelle des Speicherzellenfeldes kann schnell und zuverlässig erfolgen, da ein Schreib-/Lesevorgang in eine ausgewählte Halbleiter-Speicherzelle nicht mehr durch die in die nicht-ausgewählten Halbleiter-Speicherzelle fließenden Leckströme verfälscht bzw. verzögert wird. Der Leckstrom aller an den Datenleitungen angeschlossenen Speicherzellen ist bekannt, so dass die Leckströme der nicht-ausgewählten Speichezellen von einem durch die Datenleitung fließenden Referenzstrom abgezogen werden und dadurch ein bekannter konstanter Wert vorhanden ist. Das Auslesen bzw. Einschreiben eines Speicherzustand in eine ausgewählte Speicherzelle kann daher einfach und sehr genau erfolgen.
In einem weiteren vorteilhaften Ausführungsbeispiel weist die Halbleiter-Speicherzelle einen zweiten Auswahltransistor ei- nes ersten Leitungstyps auf, welcher mit seinem Drain- Anschluss mit dem zweiten Speicherknoten und mit seinem Source-Anschluss mit einer zweiten Datenleitung elektrisch ver- bunden ist. Es kann vorgesehen sein, dass der zweite Auswahltransistor mit seinem Gate-Anschluss mit der ersten Wortleitung elektrisch verbunden ist. Es kann auch vorgesehen sein, dass der zweite Auswahltransistor mit seinem Gate-Anschluss mit einer zweiten Wortleitung elektrisch verbunden ist. Bevorzugt sind die erste und die zweite Datenleitung als komplementäre Bitleitungen ausgebildet, wodurch im Vergleich zu einer einzigen Datenleitung bzw. Bitleitung die Daten zuverlässiger und mit höherer Geschwindigkeit transferiert werden können.
Eine weitere vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich dadurch, dass die Mittel zum Kompensieren des in die Halbleiter-Speicherzelle fließenden Stroms, insbeson- dere des im nicht-ausgewählten Zustand der Halbleiter-Speicherzelle von der ersten Datenleitung in den ersten Speicherknoten fließenden ersten Leckstroms und/oder des von der zweiten Datenleitung in den zweiten Speicherknoten fließenden zweiten Leckstroms, mit der ersten und der zweiten Datenlei- tung und mit dem ersten und zweiten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden sind. Unabhängig davon, welche Leckstromanteile von den beiden Datenleitungen in die Halbleiter-Speicherzelle fließen, kann dadurch eine Kompensation dieser Leckstromanteile in einfacher und zuver- lässiger Weise erreicht werden.
Besonders vorteilhaft ist es, wenn die Mittel zum Kompensieren des in die Halbleiter-Speicherzelle fließenden Leckstroms den ersten Transistor umfassen, welcher mit seinem Drain- Anschluss mit dem zweiten Speicherknoten und mit seinem Source-Anschluss mit der ersten Datenleitung zur Erzeugung einer ersten zusätzlichen elektrischen Verbindung zwischen der Halbleiter-Speicherzelle, insbesondere dem zweiten Speicherknoten, und der ersten Datenleitung elektrisch verbunden ist. Besonders vorteilhaft ist es, wenn die Halbleiter- Speicherzelle bzw. die Mittel zum Kompensieren des Leckstroms des Weiteren einen zweiten Transistor des ersten Leitungstyps umfassen. Dieser zweite Transistor ist mit seinem Drain- Anschluss mit dem ersten Speicherknoten, mit seinem Source- Anschluss mit der zweiten Datenleitung und mit seinem Gate- Anschluss mit Massepotential zur Erzeugung einer zweiten zu- sätzlichen elektrischen Verbindung zwischen der Halbleiter- Speicherzelle und einer mit der Speicherzelle bereits verbundenen Datenleitung, elektrisch verbunden. Dadurch können die über die Datenleitungen und die Auswahltransistoren in die damit verbundenen Speicherknoten fließenden Leckströme schnell und sehr genau kompensiert werden, da durch die erste und die zweite zusätzliche elektrische Verbindung den Leckströmen entsprechende Ströme von den jeweils komplementären Datenleitungen in die Halbleiter-Speicherzelle fließen. Aufgrund dieser symmetrischen Anordnung der Mittel zum Kompen- sieren des Leckstroms bzw. der Leckstromanteile fließt auf den mit der Speicherzelle verbundenen Datenleitungen stets ein gleich großer, dem Leckstrom entsprechender Strom, in die Speicherzelle. Dies trifft insbesondere bei einer differen- tiellen Ausführungsform der Halbleiter-Speicherzelle zu.
In besonders bevorzugter Weise ist die Halbleiterspeicherzelle als 6T-SRAM-Speicherzelle ausgebildet und weist einen ersten und einen zweiten Inverter auf, wobei jeder dieser beiden Inverter einen Transistor eines ersten und einen Transistor eines zweiten Leitungstyps umfasst und die beiden Inverter zwischen dem ersten und dem zweiten Speicherknoten kreuzgekoppelt sind. Die beiden Transistoren des ersten Inverters sind mit dem ersten Speicherknoten und die beiden Transistoren des zweiten Inverters sind mit dem zweiten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden. Es kann auch vorgesehen sein, die Halbleiter-Speicherzelle als 4T- SRAM-Speicherzelle auszuführen.
Allgemein kann gesagt werden, dass das erfindungsgemäße Spei- cherzellen-Konzept nicht auf SRAM-Speicherzellen beschränkt ist, sondern für alle Halbleiter-Speicherzellen möglich ist, die lediglich einen Auswahltransistor und zwei Speicherknoten aufweisen. Ebenso ist es möglich, dass das erfindungsgemäße Speicherzellen Konzept auf Halbleiter-Speicherzellen mit mindestens zwei Auswahltransistoren und einem Speicherknoten angewandt wird.
Bei einem erfindungsgemäßen Verfahren zum Kompensieren eines in die Halbleiter-Speicherzelle fließenden Leckstroms, insbesondere eines im nicht-ausgewählten Zustand der Halbleiter- Speicherzelle in die Speicherzelle fließenden Leckstroms, wird als wesentlicher Gedanke der Erfindung eine erste zusätzliche elektrische Verbindung zwischen der Halbleiter- Speicherzelle und einer bereits mit der Halbleiter- Speicherzelle elektrisch verbundenen Datenleitung erzeugt.
In vorteilhafter Weise wird die erste zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und der mit der Halbleiter-Speicherzelle elektrisch verbundenen Datenleitung mittels eines Transistors erzeugt, der stets im geschlossenen bzw. leitenden Zustand betrieben wird.
Bevorzugt wird ein erster Auswahltransistor der Halbleiter- Speicherzelle mit einer ersten Datenleitung und einem ersten Speicherknoten der Halbleiter-Speicherzelle verbunden und der erste Transistor mit der ersten Datenleitung und einem zwei- ten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden .
Vorteilhafter Weise wird eine zweite zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und einer der mit der Halbleiter-Speicherzelle elektrisch verbundenen Datenleitungen ausgebildet, wobei die erste zusätzliche e- lektrische Verbindung zu einer ersten und die zweite zusätzliche elektrische Verbindung zu einer zweiten Datenleitung erzeugt wird.
Es kann vorgesehen sein, dass die zweite zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und der mit der Halbleiter-Speicherzelle verbundenen zweiten Datenleitung mittels eines zweiten Transistors erzeugt wird, der stets im geschlossenen Zustand betrieben wird.
Bevorzugt wird ein zweiter Auswahltransistor der Halbleiter- Speicherzelle mit der zweiten Datenleitung und einem zweiten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden und der zweite Transistor mit der zweiten Datenleitung und einem ersten Speicherknoten der Halbleiter-Speicherzelle elektrisch verbunden.
Vorteilhaft ist es, wenn die von der ersten und/oder zweiten Datenleitung in den ersten bzw. zweiten Speicherknoten fließenden Leckströme dadurch kompensiert werden, dass über die zweite bzw. erste zusätzliche elektrische Verbindung ein den Leckströmen jeweils entsprechender Strom von der zweiten bzw. ersten Datenleitung in den ersten bzw. zweiten Speicherknoten fließt.
Mehrere Ausführungsbeispiele der Erfindung werden anhand von schematischen Zeichnungen nachfolgend näher erläutert. Es zeigen:
Fig. 1 eine aus dem Stand der Technik bekannte 6T-SRAM- Speicherzelle;
Fig. 2 einen Signalverlauf auf einer Wortleitung und zwei komplementären Bitleitungen einer bekannten Speicherzelle gemäß Fig. 1 bei Schreib-/Lesevorgängen von lo- gischen Zuständen in bzw. aus der SRAM-Speicherzelle;
Fig. 3 eine aus dem Stand der Technik bekannte Anordnung von mehreren Speicherzellen in einem Speicherzellenfeld;
Fig. 4 eine Darstellung einer zeitlichen Verzögerung beim
Auslesen eines Speicherzustands aus einer Speicherzelle bei Auftreten von Leckströmen; Fig. 5 ein erstes Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speicherzelle;
Fig. 6 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speicherzelle; und
Fig. 7 ein drittes Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speicherzelle.
In allen Figuren werden gleiche oder funktionsgleiche Elemente mit den selben Bezugszeichen versehen.
In einem ersten Ausführungsbeispiel ist die Halbleiter-Spei- cherzelle (Fig. 5) als SRAM-Speicherzelle ausgeführt und weist zwei kreuzgekoppelte Inverter auf, die mit Versorgungs- spannungspotential VDD und Massepotential Vss verbunden sind. Der erste Inverter weist einen n-Kanal-Transistor Ml und einen p-Kanal-Transistor M3 auf. Der zweite Inverter umfasst einen n-Kanal-Transistor M2 und einen p-Kanal-Transistor M4. Zwischen den beiden Transistoren Ml und M3 ist ein erster Speicherknoten Kl und zwischen den Transistoren M2 und M4 ist ein zweiter Speicherknoten K2 der SRAM-Speicherzelle angeordnet. Ein Auswahltransistor M5 ist mit seinem Drain-Anschluss mit dem ersten Speicherknoten Kl, mit seinem Source-Anschluss mit einer ersten Bitleitung BL und mit seinem Gate-Anschluss mit einer ersten Wortleitung WLl verbunden. Des Weiteren weist die SRAM-Speicherzelle einen n-Kanal-Transistor M7 auf, der mit seinem Drain-Anschluss mit dem zweiten Speicherknoten K2 und dem Source-Anschluss des Transistor M2 , mit seinem
Source-Anschluss mit der ersten Bitleitung BL und mit seinem Gate-Anschluss mit Massepotential Vss elektrisch verbunden ist. Mittels dieses Transistors M7, welcher sich stets im geschlossenen Zustand befindet, wird eine erste zusätzliche e- lektrische Verbindung zwischen der ersten Bitleitung BL und dem zweiten Speicherknoten K2 der SRAM-Speicherzelle erzeugt. Im nicht-ausgewählten Zustand der in Fig. 5 dargestellten Speicherzelle (Wortleitung WLl auf niedrigem Potential) sperrt der Auswahltransistor M5. Die Bitleitung BL wird mit einem bekannten Referenzstrom IREF beaufschlagt . Abhängig davon, welche Speicherzustände in den Speicherknoten Kl und K2 gespeichert sind, fließt ein größerer oder kleinerer Leckstrom in die Halbleiter-Speicherzelle.
Beispielsweise sei im Speicherknoten Kl ein logischer Zustand „0" und im Speicherknoten K2 ein logischer Zustand „1" ge- speichert. Daher fließt ein großer Leckstrom von der Bitleitung BL über den Auswahltransistor M5 in den Speicherknoten Kl (groß im Vergleich zum Leckstrom, der bei einem im Speicherknoten Kl gespeicherten logischen Zustand „1" in den Speicherknoten fließen würde) und über den Transistor Ml ab.
Wäre im Speicherknoten K2 ein logischer Zustand „0" gespeichert, so würde ein Leckstrom von der Bitleitung BL über den leitenden Transistor M7 in den Speicherknoten K2 und über den geschlossenen Transistor M2 abfließen. Unabhängig davon wel- eher logische Zustand in den Speicherknoten Kl und K2 gespeichert sind, fließt somit in jede nicht-ausgewählte Speicherzelle, die an der Bitleitung BL hängt, ein dem Leckstrom entsprechender Strom. Da die Anzahl dieser nicht-ausgewählten Speicherzellen bekannt ist, ist auch der damit einhergehende Leckstrom, der in jede dieser Zellen fließt, bekannt. Dieser bekannte gesamte Leckstrom kann als konstante Größe behandelt werden, die von dem Referenzstrom IREF für die Auswertung eines Speicherzustands einer ausgewählten Speicherzelle, die an dieser Bitleitung BL hängt, abgezogen wird. Durch die Tran- sistoren M5 und insbesondere M7 wird daher unabhängig von den
Speicherzuständen in den Speicherknoten Kl und K2 stets ein dem Leckstrom entsprechender Strom erzeugt, der im nicht- ausgewählten Zustand der Speicherzelle in diese hinein fließt und damit den Leckstrom quasi kompensiert, indem er in jeder Zelle erzeugt wird und somit als bekannte Größe bei der weiteren Auswertung behandelt werden kann. Als Kompensieren wird daher in diesem Ausführungsbeispiel dass Fließen eines dem Leckstrom betragsmäßig gleichgroßen Stroms in die Speicherzelle über die Transistoren M5 bzw. M7 verstanden.
Das in Fig. 5 dargestellte Ausführungsbeispiel der SRAM- Speicherzelle kann für single-ended Schreib- und Lesevorgänge verwendet werden. Wird in einem Speicherzellenfeld mit zumindest zwei gemäß Fig. 5 ausgebildeten SRAM-Speicherzellen, eine dieser beiden SRAM-Speicherzellen für einen Schreib- /Lesevorgang ausgewählt, kann deren Speicherzustand über die erste Bitleitung BL ausgelesen oder ein Speicherzustand eingeschrieben werden.
In einem zweiten Ausführungsbeispiel ist die SRAM-Speicherzelle gemäß der SRAM-Speicherzelle in Fig. 5 aufgebaut und weist zusätzlich einen zweiten Auswahltransistor M6 auf, der mit seinem Drain-Anschluss mit dem zweiten Speicherknoten K2 , mit seinem Source-Anschluss mit einer zweiten, zur ersten Bitleitung komplementären Bitleitung BLQ und mit seinem Gate- Anschluss mit einer zweiten Wortleitung WL2 elektrisch ver- bunden ist. Dieses Ausführungsbeispiel der erfindungsgemäßen SRAM-Speicherzelle weist als Kernzelle eine 6T-SRAM-Speicherzelle auf. Dieses Ausführungsbeispiel der SRAM-Speicherzelle kann für single-ended Lesevorgänge und für differentielle Schreibvorgänge verwendet werden. Für Schreibvorgänge ist nur die erste Wortleitung WLl auf hohes Potential gelegt, für
Schreibvorgänge sind beide Wortleitung WLl und WL2 auf hohes Potential gelegt.
In einem dritten Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speicherzelle ist zusätzlich zu der in Fig. 2 dargestellten SRAM-Speicherzelle ein n-Kanal-Transistor M8 angeordnet, der mit seinem Drain-Anschluss mit dem ersten Speicherknoten Kl, mit seinem Source-Anschluss mit der zweiten Bitleitung BLQ und mit seinem Gate-Anschluss mit Massepoten- tial VSs elektrisch verbunden ist. Dadurch ist eine zweite zusätzliche elektrische Verbindung zwischen der Halbleiter- Speicherzelle und einer mit der Halbleiter-Speicherzelle ver- bundenen Datenleitung bzw. Bitleitung BLQ ausgebildet. Die Bitleitung BL ist über die Transistoren M5 und M7 sowohl mit dem ersten als auch mit dem zweiten Speicherknoten elektrisch verbunden, ebenso ist die Bitleitung BLQ über die Transisto- ren M6 und M8 mit den beiden Speicherknoten Kl und K2 verbunden. Darüber hinaus ist in diesem Ausführungsbeispiel der zweite Auswahltransistor M6 nicht mit einer zweiten Wortleitung WL2 sondern mit der ersten Wortleitung WLl, mit der auch der erste Auswahltransistor M5 verbunden ist, elektrisch ver- bunden.
Befindet sich diese in Fig. 7 dargestellte SRAM-Speicherzelle im nicht-ausgewählten Zustand und ist beispielsweise im Speicherknoten Kl ein logischer Zustand „0" gespeichert, fließt von der ersten Bitleitung BL über den ersten Auswahltransistor M5 ein verhältnismäßig großer erster Leckstrom in den ersten Speicherknoten Kl und über den geschlossenen Transistor Ml nach Masse ab. Gleichzeitig wird der mit dem Transistor Ml und der Bitleitung BLQ verbundene Transistor M8 auf das durch den Leckstrom geänderte Potential des Knotens, an dem die Transistor Ml und M8 hängen, gezogen. Dadurch wird ein den in den Knoten Kl fließender Leckstrom entsprechender Strom generiert, der von der Bitleitung BLQ über den Transistor M8 und den Transistor Ml nach Masse abfließt. Von beiden Bitleitungen BL und BLQ fließt daher ein im wesentlichen gleicher Strom in die Halbleiter-Speicherzelle. Ein geringerer Leckstrom fließt von der Bitleitung BLQ in den Speicherknoten K2 , in dem der logische Zustand „1" gespeichert ist, wobei dieser Leckstrom im Vergleich zum Leckstrom der in den Speicherknoten Kl, in dem der logische Zustand „0" gespeichert ist, vernachlässigbar ist. In analoger Weise ist der Ablauf, wenn im Speicherknoten K2 ein logischer Zustand „0" gespeichert wäre. Beim Auslesen eines Speicherzustands einer ausgewählten Speicherzelle, die an den Bitleitungen BL und BLQ hängt, fließt daher von beiden Bitleitungen ein im wesentlichen gleicher Strom in diese nicht-ausgewählten Speicherzellen, wodurch das Auswerten durch Stromdifferenzbildung zwischen den beiden Bitleitungen nicht verfälscht oder verzögert wird.
Für alle dargestellten Ausführungsbeispiele der erfindungsge- mäßen SRAM-Speicherzellen ist es vorteilhaft, wenn zum Auslesen einer derartigen erfindungsgemäßen SRAM-Speicherzelle in einem Speicherzellenfeld mit jeweils mehreren gleichartig aufgebauten SRAM-Speicherzellen Stromleseverstärker verwendet werden, deren Verzögerung in vorteilhafter Weise gering ab- hängig oder unabhängig von der Kapazität der Bitleitung BL und BLQ sind. Derartige Stromleseverstärker sind beispielsweise aus Seevinck, E. et al . : "Current-Mode Techniques for High-Speed VLSI Circuits with Application to Current Sense Ampflifier for CMOS SRAM's" in IEEE Journal of Solid-State Circuits, vol. 26, No. 4, S. 525 - 536, April 1991, bekannt.
In besonders vorteilhafter Weise kann durch die Erfindung der störende Einfluss des Leckstroms beim Auswerten von Speicherzuständen in Speicherzellen, insbesondere SRAM-Speicherzellen bzw. das Durchführen von Schreib-/Lesevorgängen von Speicherzuständen in bzw. aus einer Halbleiter-Speicherzelle verhindert werden. Durch die Erfindung wird ein auftretender Leckstrom nicht unterdrückt oder reduziert, sondern vielmehr wird ein dem Leckstrom entsprechender Kompensationsstrom erzeugt, der in die Halbleiter-Speicherzelle fließt und größenmäßig dem Leckstrom entspricht. Durch die Erfindung wird somit in jeder einzelnen Halbleiter-Speicherzelle eines Speicherzellenfeldes eine jeweils separate Kompensation des in die jeweilige Halbleiter-Speicherzelle fließenden Leckstroms er- reicht. Bei der Erfindung ist es unerheblich, wie groß der Leckstrom ist, der in die jeweilige nicht ausgewählte Speicherzelle fließt, denn durch die einfache und effiziente Schaltungsanordnung wird in jeder einzelnen Speicherzelle ein dem Leckstrom entsprechender Strom generiert . Die in den Speicherknoten der Speicherzelle gespeicherten logischen Zustände können daher gelesen bzw. eingeschrieben/überschrieben werden, ohne dass eine zeitliche Verzögerung aufgrund von Leckströmen die zu einer nicht ausreichenden Detektion bzw. einer Ungenauigkeit in der Detektion einer nachgeschalteten Strombewerterschaltung auftritt . Der Leckstrom wird somit nicht unterdrückt, sondern es wird ein dem Leckstrom entspre- chender Kompensationsstrom erzeugt, der in die Halbleiter- Speicherzelle fließt und in beiden Speicherknoten, also auf beiden Seiten der Speicherzelle, einen konstanten zusätzlichen Strom generiert (bei differentieller Ausführungsform) , wodurch erreicht wird, dass der Absolutwert des in die ausge- wählte Speicherzelle fließenden Stroms ic in voller Größe für die Auswertung zur Verfügung steht . Somit wird der beim Auswerten eines Speicherzustands über eine Bitleitung oder über zwei komplementäre Bitleitungen detektierte Strom nicht durch den Leckstrom der nicht ausgewählten Speicherzellen ver- fälscht bzw. reduziert. Der Leckstrom wird kompensiert und damit bei differentiellen Auswertungen bzw. differentiell ausgeführten Schaltungsanordnungen als zusätzliches bekanntes Signal auf den Datenleitungen beaufschlagt oder bei single- ended Auswertungen bzw. single-ended Schaltungsanordnungen als konstante Größe in der Auswertung detektiert.

Claims

Patentansprüche
1. Halbleiter-Speicherzelle, insbesondere SRAM-Speicherzelle, welche mit zumindest einer Datenleitung elektrisch verbunden ist, mit
- zumindest einem Speicherknoten (Kl, K2),
- zumindest einem Auswahltransistor (M5) eines ersten Leitungstyps, welcher mit dem ersten Speicherknoten (Kl), einer ersten Datenleitung (BL) und einer ersten Wortleitung (WLl) elektrisch verbunden ist, d a d u r c h g e k e n n z e i c h n e t, dass die Halbleiter-Speicherzelle Mittel (M7, M8) zum Kompensieren eines Leckstroms aufweist, wobei diese Mittel derart ausgebildet sind, dass ein dem Leckstrom entsprechender Strom in die Halbleiter-Speicherzelle fließt.
2. Halbleiter-Speicherzelle nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die Mittel (M7, M8) zum Kompensieren des Lecktroms, insbeson- dere des Leckstroms im nicht-ausgewählten Zustand der Halbleiter-Speicherzelle, mit zumindest einer der mit der Halbleiter-Speicherzelle verbundenen Datenleitung (BL, BLQ) e- lektrisch verbunden sind.
3. Halbleiter-Speicherzelle nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass die Mittel (M7, M8) zum Kompensieren des Lecktroms, insbesondere des Leckstroms im nicht-ausgewählten Zustand der Halbleiter-Speicherzelle, mit zumindest einen Speicherknoten (Kl, K2) elektrisch verbunden sind.
4. Halbleiter-Speicherzelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Mittel (M7, M8) zum Kompensieren des Leckstroms, insbesondere des Leckstroms im nicht-ausgewählten Zustand der Halbleiter-Speicherzelle, mit der ersten Datenleitung (BL) und mit Massepotential verbunden sind.
5. Halbleiter-Speicherzelle nach einem der vorhergehenden An- sprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Mittel (M7 , M8) zum Kompensieren des Leckstroms einen ersten Transistor (M7) eines ersten Leitungstyps umfassen, welcher mit seinem Source-Anschluss mit der ersten Datenlei - tung (BL) und mit seinem Gate-Anschluss mit Massepotential elektrisch verbunden ist.
6. Halbleiter-Speicherzelle nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, dass der erste Transistor (M7) mit seinem Drain-Anschluss mit dem zweiten Speicherknoten (K2) elektrisch verbunden ist.
7. Halbleiter-Speicherzelle nach einem der vorhergehenden Ansprüche, g e k e n n z e i c h n e t d u r c h einen zweiten Auswahltransistor (M6) eines ersten Leitungstyps, welcher mit seinem Drain-Anschluss mit dem zweiten Speicherknoten (K2) und mit seinem Source-Anschluss mit einer zweiten Datenleitung (BLQ) elektrisch verbunden ist.
8. Halbleiter-Speicherzelle nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, dass der zweite Auswahltransistor (M6) mit seinem Gate-Anschluss mit der ersten Wortleitung (WLl) oder mit einer zweiten Wort- leitung (WL2) elektrisch verbunden ist.
9. Halbleiter-Speicherzelle nach einem der vorhergehenden Ansprüche , d a d u r c h g e k e n n z e i c h n e t, dass die Mittel (M7, M8) zum Kompensieren des Leckstroms einen ersten Transistor (M7) gemäß Anspruch 5 und einen zweiten Transistor (M8) des ersten Leitungstyps umfassen, wobei die- ser zweite Transistor (M8) mit seinem Drain-Anschluss mit dem ersten Speicherknoten (Kl) , mit seinem Source-Anschluss mit der zweiten Datenleitung (BLQ) und mit seinem Gate-Anschluss mit Massepotenzial elektrisch verbunden ist.
10. Halbleiter-Speicherzelle nach einem der vorhergehenden Ansprüche, g e k e n n z e i c h n e t d u r c h einen ersten Inverter und einem zweiten Inverter, wobei jeder der beiden Inverter einen Transistor (Ml; M2) eines ersten und einen Transistor (M3 ; M4) eines zweiten Leitungstyps aufweist, wobei die beiden Transistoren (Ml, M3) des ersten Inverters mit dem ersten Speicherknoten (Kl) und die beiden Transistoren (M2, M4) des zweiten Inverters mit dem zweiten Speicherknoten (K2) elektrisch verbunden sind und die beiden Inverter zwischen dem ersten (Kl) und dem zweiten Speicherknoten (K2) kreuzgekoppelt sind.
11. Verfahren zum Kompensieren eines in eine Halbleiter- Speicherzelle fließenden Leckstroms, insbesondere eines im nicht-ausgewählten Zustand der Halbleiter-Speicherzelle in die Speicherzelle fließenden Leckstroms, wobei die Halbleiter-Speicherzelle mit zumindest einer Datenleitung (BL, BLQ) elektrisch verbunden wird, d a d u r c h g e k e n n z e i c h n e t, dass zumindest eine erste zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und einer der mit der Halbleiter-Speicherzelle elektrisch verbundenen Datenleitungen (BL, BLQ) ausgebildet wird.
12. Verfahren nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, dass die erste zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und der mit der Halbleiter- Speicherzelle verbundenen Datenleitung (BL, BLQ) mittels eines ersten Transistors (M7) erzeugt wird, der stets im geschlossenen Zustand betrieben wird.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, dass ein erster Auswahltransistor (M5) der Halbleiter- Speicherzelle mit einer ersten Datenleitung (BL) und einem ersten Speicherknoten (Kl) der Halbleiter-Speicherzelle verbunden wird und der erste Transistor (M7) mit der ersten Datenleitung (BL) und einem zweiten Speicherknoten (K2) der Halbleiter-Speicherzelle elektrisch verbunden wird.
14. Verfahren nach einem der Ansprüche 11 bis 13, d a d u r c h g e k e n n z e i c h n e t, dass eine zweite zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und einer der mit der Halbleiter- Speicherzelle elektrisch verbundenen Datenleitungen (BL, BLQ) ausgebildet wird, wobei die erste zusätzliche elektrische Verbindung zu einer ersten (BL) und die zweite zusätzliche elektrische Verbindung zu einer zweiten Datenleitung (BLQ) erzeugt wird.
15. Verfahren nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t, dass die zweite zusätzliche elektrische Verbindung zwischen der Halbleiter-Speicherzelle und der mit der Halbleiter- Speicherzelle verbundenen zweiten Datenleitung (BLQ) mittels eines zweiten Transistors (M8) erzeugt wird, der stets im geschlossenen Zustand betrieben wird.
16. Verfahren nach Anspruch 15, d a d u r c h g e k e n n z e i c h n e t, dass ein zweiter Auswahltransistor (M6) der Halbleiter- Speicherzelle mit der zweiten Datenleitung (BLQ) und einem zweiten Speicherknoten (K2) der Halbleiter-Speicherzelle e- lektrisch verbunden wird und der zweite Transistor (M8) mit der zweiten Datenleitung (BLQ) und einem ersten Speicherknoten (Kl) der Halbleiter-Speicherzelle elektrisch verbunden wird.
17. Verfahren nach einem der Ansprüche 12 bis 16, d a d u r c h g e k e n n z e i c h n e t, dass von der ersten (BL) und/oder zweiten Datenleitung (BLQ) in den ersten (Kl) bzw. zweiten Speicherknoten (K2) fließende Leckströme dadurch kompensiert werden, dass über die zweite bzw. erste zusätzliche elektrische Verbindung ein den Leckströmen jeweils entsprechender Strom von der zweiten (BLQ) bzw. ersten Datenleitung (BL) in den ersten (Kl) bzw. zweiten Speicherknoten (K2) fließt.
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