JPH04188496A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04188496A JPH04188496A JP2318814A JP31881490A JPH04188496A JP H04188496 A JPH04188496 A JP H04188496A JP 2318814 A JP2318814 A JP 2318814A JP 31881490 A JP31881490 A JP 31881490A JP H04188496 A JPH04188496 A JP H04188496A
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- JP
- Japan
- Prior art keywords
- memory cell
- bit line
- data
- sense amplifier
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000000034 method Methods 0.000 abstract description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 102100039992 Gliomedin Human genes 0.000 description 2
- 101000886916 Homo sapiens Gliomedin Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は特にバイポーラトランジスタとＭＯＳトランジ
スタが同一基板上に形成されたＢ工ＣＭＯＳプロセスを
用いた半導体メモリーのメモリーセルの構成及びメモリ
ーセルデータの高速読みだし手法に関する。
スタが同一基板上に形成されたＢ工ＣＭＯＳプロセスを
用いた半導体メモリーのメモリーセルの構成及びメモリ
ーセルデータの高速読みだし手法に関する。
［従来の技術］
従来、第２図に示されるように各メモリーセル列毎２本
のビット線を用いたメモリーセル周辺回路が提案されて
いる。第２図において、フリップフロップ構成されたメ
モリーセルｌと、各メモリーセル毎に設けられたトタン
スファトランジスタ２と、各ビット線毎に設けられたビ
ット線負荷回路３と、センスアンプ回路４と、データ書
き込み回路５とが設けられている。簡単に動作を説明す
る。行選択信号ＷＬＩ〜ＷＬＮ及び列選択信号Ｃ０ＬＩ
〜ＣＯＬ Ｍにより選択されたメモリーセルにクロック
ドインバータ構成された書き込み回路５によりデータＤ
Ｉが、相補に構成されたビット 。
のビット線を用いたメモリーセル周辺回路が提案されて
いる。第２図において、フリップフロップ構成されたメ
モリーセルｌと、各メモリーセル毎に設けられたトタン
スファトランジスタ２と、各ビット線毎に設けられたビ
ット線負荷回路３と、センスアンプ回路４と、データ書
き込み回路５とが設けられている。簡単に動作を説明す
る。行選択信号ＷＬＩ〜ＷＬＮ及び列選択信号Ｃ０ＬＩ
〜ＣＯＬ Ｍにより選択されたメモリーセルにクロック
ドインバータ構成された書き込み回路５によりデータＤ
Ｉが、相補に構成されたビット 。
線ＢＬ１．／ＢＬＩ−ＢＬＭ、／ＢＬＭを介して書き込
まれる。書き込まれたデータは、書き込み時と同様に行
選択信号ＷＬＩ〜ＷＬＮ及び列選択ｍ 号ＣＯＬ １〜
ＣＯＬＭにより選択されたメモリーセルから相補に構成
されたビット線を介して前記センスアンプ回路４に入力
される。前記センスアンプ回路４はバイポーラ差動増幅
器から成り、読みだしデータがバイポーラトランジスタ
Ｑ３のペース電極に入力され、反転データ信号が上記Ｑ
３とベアをなすバイポーラトランジスタＱ４のベースに
入力されている。バイポーラトランジスタＱ３．Ｑ４の
コレクタはそれぞれダイオード負荷Ｄ２．Ｄ３を介して
電１ＶＤＤに接続されている。
まれる。書き込まれたデータは、書き込み時と同様に行
選択信号ＷＬＩ〜ＷＬＮ及び列選択ｍ 号ＣＯＬ １〜
ＣＯＬＭにより選択されたメモリーセルから相補に構成
されたビット線を介して前記センスアンプ回路４に入力
される。前記センスアンプ回路４はバイポーラ差動増幅
器から成り、読みだしデータがバイポーラトランジスタ
Ｑ３のペース電極に入力され、反転データ信号が上記Ｑ
３とベアをなすバイポーラトランジスタＱ４のベースに
入力されている。バイポーラトランジスタＱ３．Ｑ４の
コレクタはそれぞれダイオード負荷Ｄ２．Ｄ３を介して
電１ＶＤＤに接続されている。
センスアンプ選択信号ＢＬＯ８がＨｉｇｈ電位の時、Ｎ
ＭＯ８Ｔ２はｏｎＬ、センスアンプは活性化される。セ
ンスアンプの活性化に伴い前記読みだし信号が増幅され
、前記バイポーラトランジスタのコレクタ端子からデー
タＤｏ、／Ｄｏが出力される。
ＭＯ８Ｔ２はｏｎＬ、センスアンプは活性化される。セ
ンスアンプの活性化に伴い前記読みだし信号が増幅され
、前記バイポーラトランジスタのコレクタ端子からデー
タＤｏ、／Ｄｏが出力される。
また、第３図に示されるように各メモリーセル列毎２本
のビットａを配置し、１本はデータ読みだし線に、もう
１本はデータ書き込み線として使用したメモリーセル周
辺回路が提案されている。
のビットａを配置し、１本はデータ読みだし線に、もう
１本はデータ書き込み線として使用したメモリーセル周
辺回路が提案されている。
第３図に於いて、フリップフロップ構成されたメモリー
セル１と、各メモリーセル毎に設けられたトタンスファ
トランジスタ２と、各ビット線毎に設けられたビット線
負荷回路３と、センスアンプ回路４と、データ書き込み
回路５とが設けられている。簡単に動作を説明する。行
選択信号ＷＬＩ〜ＷＬＮ及び列選択信号Ｃ０ＬＩ〜ＣＯ
ＬＭにより選択されたメモリーセルにクロックドインバ
ータ構成された書き込み回路５によりデータＤＩが単相
構成されたビット線ＷＢＬＩ〜ＷＢＬＭを介して書き込
まれる。書き込まれたデータは、書き込み時と同様に行
選択信号ＷＬＩ〜ＷＬＮ及び列選択信号ＣＯＬ １〜Ｃ
ＯＬＭにより選択されたメモリーセルから単相構成され
たビット１ｌＲＢＬ１〜ＲＢＬＭを介して前記センスア
ンプ回路４に入力される。前記センスアンプ回路４はイ
ンバータ構成されている。センスアンプ出力は、前記イ
ンバータの共通ドレインから取り出される。
セル１と、各メモリーセル毎に設けられたトタンスファ
トランジスタ２と、各ビット線毎に設けられたビット線
負荷回路３と、センスアンプ回路４と、データ書き込み
回路５とが設けられている。簡単に動作を説明する。行
選択信号ＷＬＩ〜ＷＬＮ及び列選択信号Ｃ０ＬＩ〜ＣＯ
ＬＭにより選択されたメモリーセルにクロックドインバ
ータ構成された書き込み回路５によりデータＤＩが単相
構成されたビット線ＷＢＬＩ〜ＷＢＬＭを介して書き込
まれる。書き込まれたデータは、書き込み時と同様に行
選択信号ＷＬＩ〜ＷＬＮ及び列選択信号ＣＯＬ １〜Ｃ
ＯＬＭにより選択されたメモリーセルから単相構成され
たビット１ｌＲＢＬ１〜ＲＢＬＭを介して前記センスア
ンプ回路４に入力される。前記センスアンプ回路４はイ
ンバータ構成されている。センスアンプ出力は、前記イ
ンバータの共通ドレインから取り出される。
［発明が解決しようとする課題及び目的］第２図従来例
においては、各メモリーセル列毎に２本のビット線が用
いられている為、メモリーセルサイズがビット線ＡＬ配
線のライン＆スペースで決まってしまいさらなる小面積
のメモリーセルの実現が困難であった。また、チップサ
イズの増加なしにビット線方向にビット線と同層のＡＬ
電源配線を走らせることが不可能である為メモリーセル
内の電源配線の自由度が減るという欠点があった。さら
に、第３図従来例においては、上記と同様の理由により
小面積のメモリーセルの実現が困難であり配線の自由度
が減るという欠点と同時に、０ＭＯ８構成されたインバ
ータのセンスアンプが用いられるため、読みだしデータ
信号の増幅の高速性が失われるという欠点があった。そ
こで本発明は、高速読みだしを犠牲にすることなく小面
積のメモリーセルを実現し、扁速かっ高集積な半導体記
憶装置を提供することを目的とする。
においては、各メモリーセル列毎に２本のビット線が用
いられている為、メモリーセルサイズがビット線ＡＬ配
線のライン＆スペースで決まってしまいさらなる小面積
のメモリーセルの実現が困難であった。また、チップサ
イズの増加なしにビット線方向にビット線と同層のＡＬ
電源配線を走らせることが不可能である為メモリーセル
内の電源配線の自由度が減るという欠点があった。さら
に、第３図従来例においては、上記と同様の理由により
小面積のメモリーセルの実現が困難であり配線の自由度
が減るという欠点と同時に、０ＭＯ８構成されたインバ
ータのセンスアンプが用いられるため、読みだしデータ
信号の増幅の高速性が失われるという欠点があった。そ
こで本発明は、高速読みだしを犠牲にすることなく小面
積のメモリーセルを実現し、扁速かっ高集積な半導体記
憶装置を提供することを目的とする。
また本発明は、ビット線方向にメモリーセルの電源配線
を走らせることを可能にしメモリーセル周りの配線自由
度の高い半導体記憶装置を提供することを目的とする。
を走らせることを可能にしメモリーセル周りの配線自由
度の高い半導体記憶装置を提供することを目的とする。
［課題を解決するための手段］
本発明の半導体記憶装置は、
（１）フリップフロップに構成されたメモリセルと、前
記メモリセルとメモリーセルに接続されたビット線との
間のデータの転送を行い各メモリセル毎に設けられた転
送トランジスタと、前記ビット線と電源の間に設けられ
たビット線負荷と、前記ビット線に転送されたデータを
増幅するセンスアンプ回路と、メモリセルへのデータの
書き込を行う書き込み回路とを具備した半導体記憶装置
において、各メモリセル列毎に一本のビット線が配置さ
れ、さらに前記転送トランジスタが前記メモリセルの二
つの記憶ノードのどちらか一方にのみ設けらベ データ
の書き込み及び読みだしを同一のビット線を介して行う
ことを特徴とする。
記メモリセルとメモリーセルに接続されたビット線との
間のデータの転送を行い各メモリセル毎に設けられた転
送トランジスタと、前記ビット線と電源の間に設けられ
たビット線負荷と、前記ビット線に転送されたデータを
増幅するセンスアンプ回路と、メモリセルへのデータの
書き込を行う書き込み回路とを具備した半導体記憶装置
において、各メモリセル列毎に一本のビット線が配置さ
れ、さらに前記転送トランジスタが前記メモリセルの二
つの記憶ノードのどちらか一方にのみ設けらベ データ
の書き込み及び読みだしを同一のビット線を介して行う
ことを特徴とする。
（２、特許請求の範囲第１項記載の半導体記憶装置にお
いて、前記センスアンプ回路は、第１のバイポーラトラ
ンジスタの゛ベースに読みだしデータ信号が入力され、
第２のバイポーラトランジスタのベースに前記第１のバ
イポーラトランジスタのコレクタ出力が順方向のダイオ
ードを介して接続されたバイポーラトランジスタペアが
ら成る差動増幅器であり、前記第１．第２のバイポーラ
トランジスタのエミッタは共通接続され、前記エミッタ
共通接続端子は制御端子にセンスアンプ選択信号が入力
されるトランジスタを介して低電位側電源電位に接続さ
れ、前記第１．第２のバイポーラトランジスタのコレク
タはそれぞれに設けられた負荷を介して窩電位側電源電
位に接続され、さらに、前記第２のバイポーラトランジ
スタのベース端子はベースバイアス負荷を介して低電位
側電源に接続されていることを特徴とする。
いて、前記センスアンプ回路は、第１のバイポーラトラ
ンジスタの゛ベースに読みだしデータ信号が入力され、
第２のバイポーラトランジスタのベースに前記第１のバ
イポーラトランジスタのコレクタ出力が順方向のダイオ
ードを介して接続されたバイポーラトランジスタペアが
ら成る差動増幅器であり、前記第１．第２のバイポーラ
トランジスタのエミッタは共通接続され、前記エミッタ
共通接続端子は制御端子にセンスアンプ選択信号が入力
されるトランジスタを介して低電位側電源電位に接続さ
れ、前記第１．第２のバイポーラトランジスタのコレク
タはそれぞれに設けられた負荷を介して窩電位側電源電
位に接続され、さらに、前記第２のバイポーラトランジ
スタのベース端子はベースバイアス負荷を介して低電位
側電源に接続されていることを特徴とする。
［実施例］
以下本発明の実施例を図面を用いて説明する。
第１図は本発明の一実施例に係わる図である。
第１図において、フリップフロップ構成されたメモリー
セル１と、各メモリーセル毎に設けられたトタンスファ
トランジスタ２と、各ビット線毎に設けられたビット線
負荷回路３と、センスアンプ回路４と、データ書き込み
回路５とが設けられている。ビット線は、各メモリーセ
ル毎に一本配置され、転送ＮチャンネルＭＯ８ｌ−ラン
ジスタがメモリーセルの二つの記憶ノードのどちらか一
方にのみ設けられている。上記構成により書き込み及び
読みだしを一本の同一ビット線ＢＬＩ〜ＢＬＭにより行
う。簡単に動作を説明する。行選択信号ＷＬＩ 〜ＷＬ
Ｎ及び列選択信号Ｃ０Ｌ１〜ＣＯＬＭにより選択された
メモリーセルに、クロックドインバータ構成された書き
込み回路５によりデータＤＩが、単相構成されたビット
線ＢＬＩ〜ＢＬＭ、を介して書き込まれる。書き込まれ
たデータは、書き込み時と同様に行選択信号ＷＬＩ〜Ｗ
ＬＮ及び列選択信号Ｃ０Ｌ１〜ＣＯＬＭにより選択され
たメモリーセルから単相構成されたビット線ＢＬＩ〜Ｂ
ＬＭを介して前記センスアンプ回路４に入力される。前
記センスアンプ回路４はバイポーラ差動増幅器がら成り
、読みだしデータが列選択トランジスタＮＭＯ８ｌ〜Ｎ
ＭＯ８Ｍを介してバイポーラトランジスタＱ１のベース
電極に入力される。従ってセンスアンプは単相増幅とな
り高速動作には回路構成の工夫が必要となる。下記に高
速センスアンプ回路の一実施例について例を挙げて説明
する。
セル１と、各メモリーセル毎に設けられたトタンスファ
トランジスタ２と、各ビット線毎に設けられたビット線
負荷回路３と、センスアンプ回路４と、データ書き込み
回路５とが設けられている。ビット線は、各メモリーセ
ル毎に一本配置され、転送ＮチャンネルＭＯ８ｌ−ラン
ジスタがメモリーセルの二つの記憶ノードのどちらか一
方にのみ設けられている。上記構成により書き込み及び
読みだしを一本の同一ビット線ＢＬＩ〜ＢＬＭにより行
う。簡単に動作を説明する。行選択信号ＷＬＩ 〜ＷＬ
Ｎ及び列選択信号Ｃ０Ｌ１〜ＣＯＬＭにより選択された
メモリーセルに、クロックドインバータ構成された書き
込み回路５によりデータＤＩが、単相構成されたビット
線ＢＬＩ〜ＢＬＭ、を介して書き込まれる。書き込まれ
たデータは、書き込み時と同様に行選択信号ＷＬＩ〜Ｗ
ＬＮ及び列選択信号Ｃ０Ｌ１〜ＣＯＬＭにより選択され
たメモリーセルから単相構成されたビット線ＢＬＩ〜Ｂ
ＬＭを介して前記センスアンプ回路４に入力される。前
記センスアンプ回路４はバイポーラ差動増幅器がら成り
、読みだしデータが列選択トランジスタＮＭＯ８ｌ〜Ｎ
ＭＯ８Ｍを介してバイポーラトランジスタＱ１のベース
電極に入力される。従ってセンスアンプは単相増幅とな
り高速動作には回路構成の工夫が必要となる。下記に高
速センスアンプ回路の一実施例について例を挙げて説明
する。
センスアンプ回路は、第１のバイポーラトランジスタＱ
１のベースに読みだしデータ信号が入力され、第２のバ
イポーラトランジスタＱ２のベースに前記Ｑ１のコレク
タ出力が順方向のダイオードＤ１を介して接続されたバ
イポーラトランジスタペアから成る差動増幅器である。
１のベースに読みだしデータ信号が入力され、第２のバ
イポーラトランジスタＱ２のベースに前記Ｑ１のコレク
タ出力が順方向のダイオードＤ１を介して接続されたバ
イポーラトランジスタペアから成る差動増幅器である。
また、前記差動増幅器において、第１．第２のバイポー
ラトランジスタＱ１及びＱ２のエミッタは共通接続され
、前記エミッタ共通接続端子は制御端子にセンスアンプ
選択信号ＢＬＯ８が入力されるセンスアンプ活性化トラ
ンジスタＮＭＯＳＴｌを介し”（ＧＲＡＮＤに接続され
、前記Ｑｌ、Ｑ２のコレクタはそれぞれに設けられた負
荷抵抗Ｒ１，Ｒ２を介してＶＤＤに接続され、さらに、
前記Ｑ２のベース端子はベースバイアス負荷Ｒ３を介し
てＧＲＡＮＤに接続されている。ここで、Ｑ２のベース
の電位はベースバイアス抵抗Ｒ３により設定されること
になる。前記センスアンプはＱｌ、Ｑ２のコレク夕陽子
から相補の信号を出力する。上記構成により差動バイポ
ーラトランジスタのベース入力を相補の信号とすること
ができ、単純にＣ２のベースに基準電位を入力した場合
に比較して高速読みたしが実現できる。
ラトランジスタＱ１及びＱ２のエミッタは共通接続され
、前記エミッタ共通接続端子は制御端子にセンスアンプ
選択信号ＢＬＯ８が入力されるセンスアンプ活性化トラ
ンジスタＮＭＯＳＴｌを介し”（ＧＲＡＮＤに接続され
、前記Ｑｌ、Ｑ２のコレクタはそれぞれに設けられた負
荷抵抗Ｒ１，Ｒ２を介してＶＤＤに接続され、さらに、
前記Ｑ２のベース端子はベースバイアス負荷Ｒ３を介し
てＧＲＡＮＤに接続されている。ここで、Ｑ２のベース
の電位はベースバイアス抵抗Ｒ３により設定されること
になる。前記センスアンプはＱｌ、Ｑ２のコレク夕陽子
から相補の信号を出力する。上記構成により差動バイポ
ーラトランジスタのベース入力を相補の信号とすること
ができ、単純にＣ２のベースに基準電位を入力した場合
に比較して高速読みたしが実現できる。
以上本発明を実施例に基づき具体的に説明してきたが、
本発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることは言うま
でもない。
本発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることは言うま
でもない。
［発明の効果］
以上述べてきた様に本発明の半導体記憶装置は、ビット
線を各メモリーセル列毎−本にすることにより小面積な
メモリーセルが実現できる。また、チップサイズの増加
なしに、ビットライン方向にビットラインと同層の配線
をメモリーセルの電源配線として用いることが可能にな
り配線の自由度を増すことができる。さらに、単相信号
を増幅する際バイポーラ差動アンプ回路を用い差動ペア
トランジスタの一方のベース入力をデータ読みだし信号
とし他方ベース入力信号を一方のコレクタ出力から取り
出す構成にすることにより高速読みだしを犠牲にするこ
となく上記の効果を得ることができる。
線を各メモリーセル列毎−本にすることにより小面積な
メモリーセルが実現できる。また、チップサイズの増加
なしに、ビットライン方向にビットラインと同層の配線
をメモリーセルの電源配線として用いることが可能にな
り配線の自由度を増すことができる。さらに、単相信号
を増幅する際バイポーラ差動アンプ回路を用い差動ペア
トランジスタの一方のベース入力をデータ読みだし信号
とし他方ベース入力信号を一方のコレクタ出力から取り
出す構成にすることにより高速読みだしを犠牲にするこ
となく上記の効果を得ることができる。
第１図は本発明の第１の実施例を示す図。第２図は第１
の従来例を示す図。第３図は第２の従来例を示す図。 １、 フワッププロップ構成メモリーセル。 ２、 転送ＭＯＳトランジスタ。 ３、 ビット線負荷回路。 ４、 センスアンプ回路。 ５、 データ書き込み回路。 ＷＬＩ〜Ｗ Ｌ Ｎ、 行選択信号。 Ｃ０Ｌ１〜ＣＯＬ Ｍ、 列選択信号。 ＢＬＩ〜ＢＬＭ、／ＢＬＩ〜／ Ｂ Ｌ Ｍ、 ビ
ット線。 ＲＢＬＩ〜ＲＢ Ｌ Ｍ、 読みだしビット線。 ＷＢＬＩ〜Ｗ Ｂ Ｌ Ｍ、 書き込みビット線。 Ｖ Ｄ Ｄ、 電源。 ＮＭＯ３１〜ＮＭＯ３Ｎ、ＮＭＯ８１’ 〜ＮＭＯ８Ｎ
″、 列選択トランジスタ。 ＮＭＯＳＴｌ 〜ＮＭＯ８Ｔ２． センスアンプ活
性化トランジスタ。 ＤＢ、 ／ｐ１３． データバス。 ＤＩ、／ｌ）Ｉ、 データ入力信号。 Ｄｏ、 ／Ｄｏ、 データ出力信号。 ＷＥ、 ライトイネーブル信号。 ＢＬＯ８、センスアンプ活性化信号。 ＤＩ、 Ｄ２． Ｄ３． ダイオード。 Ｑ１〜Ｑ４． バイポーラトランジスタ。 Ｒ１，Ｒ２，コレクタ負荷抵抗。 Ｒ３，ベースバイアス抵抗。 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（僧１名）斗 第 Ｉ図
の従来例を示す図。第３図は第２の従来例を示す図。 １、 フワッププロップ構成メモリーセル。 ２、 転送ＭＯＳトランジスタ。 ３、 ビット線負荷回路。 ４、 センスアンプ回路。 ５、 データ書き込み回路。 ＷＬＩ〜Ｗ Ｌ Ｎ、 行選択信号。 Ｃ０Ｌ１〜ＣＯＬ Ｍ、 列選択信号。 ＢＬＩ〜ＢＬＭ、／ＢＬＩ〜／ Ｂ Ｌ Ｍ、 ビ
ット線。 ＲＢＬＩ〜ＲＢ Ｌ Ｍ、 読みだしビット線。 ＷＢＬＩ〜Ｗ Ｂ Ｌ Ｍ、 書き込みビット線。 Ｖ Ｄ Ｄ、 電源。 ＮＭＯ３１〜ＮＭＯ３Ｎ、ＮＭＯ８１’ 〜ＮＭＯ８Ｎ
″、 列選択トランジスタ。 ＮＭＯＳＴｌ 〜ＮＭＯ８Ｔ２． センスアンプ活
性化トランジスタ。 ＤＢ、 ／ｐ１３． データバス。 ＤＩ、／ｌ）Ｉ、 データ入力信号。 Ｄｏ、 ／Ｄｏ、 データ出力信号。 ＷＥ、 ライトイネーブル信号。 ＢＬＯ８、センスアンプ活性化信号。 ＤＩ、 Ｄ２． Ｄ３． ダイオード。 Ｑ１〜Ｑ４． バイポーラトランジスタ。 Ｒ１，Ｒ２，コレクタ負荷抵抗。 Ｒ３，ベースバイアス抵抗。 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（僧１名）斗 第 Ｉ図
Claims (2)
- （１）フリップフロップに構成されたメモリセルと、前
記メモリセルとメモリーセルに接続されたビット線との
間のデータの転送を行い各メモリセル毎に設けられた転
送トランジスタと、前記ビット線と電源の間に設けられ
たビット線負荷と、前記ビット線に転送されたデータを
増幅するセンスアンプ回路と、メモリセルへのデータの
書き込を行う書き込み回路とを具備した半導体記憶装置
において、各メモリセル列毎に一本のビット線が配置さ
れ、さらに前記転送トランジスタが前記メモリセルの二
つの記憶ノードのどちらか一方にのみ設けられ、データ
の書き込み及び読みだしを同一のビット線を介して行う
ことを特徴とする半導体記憶装置。 - （２）前記センスアンプ回路は、第１のバイポーラトラ
ンジスタのベースに読みだしデータ信号が入力され、第
２のバイポーラトランジスタのベースに前記第１のバイ
ポーラトランジスタのコレクタ回路が順方向のダイオー
ドを介して接続されたバイポーラトランジスタペアから
成る差動増幅器であり、前記第１、第２のバイポーラト
ランジスタのエミッタは共通接続され、前記エミッタ共
通接続端子は制御端子にセンスアンプ選択信号が入力さ
れるトランジスタを介して低電位側電源電位に接続され
、前記第１、第２のバイポーラトランジスタのコレクタ
はそれぞれに設けられた負荷を介して高電位側電源電位
に接続され、さらに、前記第２のバイポーラトランジス
タのベース端子はベースバイアス負荷を介して低電位側
電源に接続されていることを特徴とする請求項１記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318814A JPH04188496A (ja) | 1990-11-22 | 1990-11-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318814A JPH04188496A (ja) | 1990-11-22 | 1990-11-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188496A true JPH04188496A (ja) | 1992-07-07 |
Family
ID=18103245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318814A Pending JPH04188496A (ja) | 1990-11-22 | 1990-11-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06250649A (ja) * | 1993-02-23 | 1994-09-09 | Victor Co Of Japan Ltd | Ｂｇｍ編集装置及びｂｇｍ音楽構成録音システム |
| US7504695B2 (en) | 2002-11-26 | 2009-03-17 | Infineon Technologies Ag | SRAM memory cell and method for compensating a leakage current flowing into the SRAM memory cell |
-
1990
- 1990-11-22 JP JP2318814A patent/JPH04188496A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06250649A (ja) * | 1993-02-23 | 1994-09-09 | Victor Co Of Japan Ltd | Ｂｇｍ編集装置及びｂｇｍ音楽構成録音システム |
| US7504695B2 (en) | 2002-11-26 | 2009-03-17 | Infineon Technologies Ag | SRAM memory cell and method for compensating a leakage current flowing into the SRAM memory cell |
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