JPS58159294A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS58159294A
JPS58159294A JP57040786A JP4078682A JPS58159294A JP S58159294 A JPS58159294 A JP S58159294A JP 57040786 A JP57040786 A JP 57040786A JP 4078682 A JP4078682 A JP 4078682A JP S58159294 A JPS58159294 A JP S58159294A
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JP
Japan
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bit line
potential
transistor
memory cell
word line
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Pending
Application number
JP57040786A
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English (en)
Inventor
Kenji Kaneko
金子　憲二
Takahiro Okabe
岡部　隆博
Minoru Nagata
永田　穣
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Priority to KR1019830000925A priority patent/KR900008622B1/ko
Priority to US06/476,269 priority patent/US4589096A/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体記憶装置に係り、情報読み出し時の誤動
作を防止し、確実な動作を可能とする記憶装置に関する
。
従来のＩ”Ｌ素子を用い死生導体記憶装置（ＩＢＭ特公
昭５Ｏ−１２８６６）では、メモリ・セルのビット線に
接続されているトランジスタ部分を読み出し時に順方向
動作させていた。この場合には、上記トランジスタの電
流増幅率とビット線の浮遊容量の値次第では、読み出し
時に誤動作する問題点があった。
本発明の目的は、従来装置の欠点を解消させることにあ
る。具体的にはビット線に負荷をつけ、ビット線の電位
を、読み出し時にワード線より低くならないようにし、
ビット線に接続されるトランジスタを逆方向動作嘔せて
記憶装置の誤動作を防止するものである。
半導体記憶装置は、使用する素子の違いから大別してバ
イポーラとＭＯ８半導体記憶装置に分けられ、また情報
保持の形態から、スタティック形とダイナ建ツク形に分
けられる。このうちバイポーラ・スタティック記憶装置
は、主に高速が要求される分野で使用されている。この
バイポーラ・スタティック記憶装置の１つに％　　ＩＩ
Ｌ素子による記憶装置がある。本発明は、このＩ”Ｌ記
憶装置における、メモリ・セルからの情報読出しを確実
に行うための手段を提供するものである。
第１図は、従来から知られているＩ”Ｌ素子によるメモ
リ・セル回路を示している。まず第１図を参照して従来
の書き込み、絖み出し法を述べる。
第１図において、トランジスタＰＩとＮｌ、またはＢ２
とＮ２の対で各々Ｉ”Ｌ　８子となっており、トランジ
スタＮ１．Ｎ２のコレクタの１つがそれぞれ互いに相手
のトランジスタのベースに接続されてフリップ・フロッ
プ回路を構成している。これによって、メモリ・セルが
情報を保持している。
本メモリ・セルでは、Ｉ”ＬＸ子のインジェクタと呼ば
れる端子Ｗ１を一方のワード線とし、トランジスタＮ１
．Ｎ２のエミッタ端子を他方のワード線Ｗ２とする。ビ
ット線ＢＯ，ＢｌはトランジスタＮｌ、Ｎ２の１つのコ
レクタ（動作上はエミッタ）から堆り出す、２つのコレ
クタは構造上同一のものであるので、ここではコレクタ
として記した。
記憶装置としては、このメモリ・セルがマトリクス状に
配置され、ワード線を選択することによって誓き込み、
読み出し動作を行なう。ワード線の選択はワード線Ｗｌ
、Ｗ２の電位を上昇させる。
このとき誓き込み動作はビット線ＢＯ，Ｂｌに互いに逆
の情報を与えてどちらか一方のトランジスタから電流を
引き出すことによって行なう、つまりヒツト線に接続さ
れているメモリ・セルのトランジスタの端子をエミッタ
として動作させる。また読み出し動作においても同様に
ワード線を選択し、メモリ・セルからビット線に流れる
電流によって現われる両ビット線の電位差を検出するこ
とによって行われる。したがって、第１図ではビット線
に接続されている端子をコレクタとして記しているが実
際の動作上はエミッタとして動作している。クリップ・
フロッグを構成している端子はコレクタとして動作して
いる。
第２図は実際の動作に即してｌＩｌ、ｘ図のメモリ・セ
ルを書き改めたものである。ここでは第１図におけるト
ランジスタＮｌ、Ｎ２を逆方向動作するトランジスタＮ
ＩＡとＮ２Ａ、Ｉ１１方向動作するトランジスタＮＩＢ
とＮ２Ｂに分けて描いたものである。
書き込み動作では、トランジスタＮＩＢ、Ｎ２Ｂが順方
向動作するため、メモリ・セルの情報を反転させるため
には、ビット線とトランジスタＮＩＢ。
Ｎ２Ｂのエミッタを介して大電流を引き抜かなければな
らない。つまり、メモリ・セルの１トランジスタ当りに
流している電流をＩＳとすると、ビット線からはβｄＩ
ｓ以上の電流を引き抜く必要がある。ここでβｄはｊ一
方向動作しているトランジスタＮＩＢ、Ｎ２Ｈの電流増
４＠率である。一般的に順方向動作するトランジスタの
電流増幅率は大きいために、上述したようにビット線で
引き抜く電流が大きくなってしまう。したがって、この
ままではビット線を駆動する回路には大きな電流駆動能
力が要求され、設計が困難になるためにトランジスタＮ
ＩＢ、Ｎ２Ｂの電流増幅率を下げｂなどの対策が必要と
なる。この対策としては第３図の部分Ａに示すようにピ
ッ）ｌに接続嘔れるトランジスタ部分のベースを高濃度
にし、またベース幅を大きくして電流増幅率を下げるこ
とも行われる、第３図において、３１はＰ型Ｓ１基板、
３２はＮ型Ｓ１層、３３はＰ型分離領域、３４はＮ０型
埋込層、３５はＰ型インジェクタ領域、３６はＰ型ベー
ス領域、３７．３８はＮ″″型コレクタ領域、３９はＰ
＋領域、３０１は絶縁膜、３０２は電極である。
しかしながら、このように電流増幅率を下げた場合には
、読み出し動作が不確実になる場合が生じる。第２図に
おいてトランジスタＮＩＡのベースが尚電位でＮ２Ａの
ベースが低電位であるとする。またこのときビット＃Ｂ
Ｏの電位が低電位、Ｂ１の電位が高電位になっていたと
する。この状態から、第２図のメモリ・セルが選択され
て、ワード線の電位が上昇すると、トランジスタＮＩＢ
は順方向動作し、ビット線の浮遊容量Ｃ１を充電する。
この過渡的な充電電流によって、メモリ・セルのトラン
ジスタＮＩＡのベースから電流が引き抜かれ、トランジ
スタＮＩＡがオフ状態になつてしまう場合がある。トラ
ンジスタＮＩＡがオフ状態になると、メモリ・セルのフ
リップ・フロッグの状態は反転し、メモリ・セルの情報
が破壊されてしまうことになる。特に浮遊容量Ｃｍが大
きい場合、またトランジスタＮＩＢの電流増幅率が小さ
い場合には、このような動作が生じ易くなる。
このように、書き込み時にはＮＩＢ、Ｎ２Ｂのトランジ
スタの電流増幅率は低く、読み出し時には高いことが望
ましく、電流増幅率に対する要求が相反したものとなる
。特に電流増幅率を低くした場合には、読み出し時に情
報破壊が生じる可能性があり、こういった症状は記憶装
置としては致命的な欠点となる恐れがある。ま九このよ
うな症状を避けるためには従来例では電流増幅率の精度
良い制御を行なう必要があった。
本発明では以上述べた従来の記憶装置の欠点を改善し、
確実な書き込み、読み出し動作を可能とするものである
。
本発明の内容をまず＠４図の実施例を参照して述べる。
従来の記憶装置の問題点の１つが、読み出し時の情報破
壊にあることを第２図の従来例の個所で述べた。ここで
再度その要点を整理すると、読み出し時にビット線の電
位が低くなっていてトランジスタＮＩＢ、またはＮ２Ｂ
が順方向動作してメモリ・セルの情報が破壊されるとい
うことである。
したがって、これを防ぐには読み出し時にはビット線の
電位を常に下側のワード線Ｗ２の電位より高くしておき
、トランジスタＮＩＢ、Ｎ２Ｂが逆方向動作するように
すればよい、このために、発発明では第４図に示すよう
にビット線に負荷素子（抵抗、非線形素子など）を付加
し、ビット線電位をワード線電位Ｗ２より高い電位に維
持するようにする。このようにすると、第２図で示した
トランジスタＮＩＢ、Ｎ２Ｂは第４図で示したようにＮ
ＩＡ、Ｎ２Ａと同様に逆方向動作をし、ビット線に１１
［が流れ出すことなく、逆にビット線から電流を吸い込
むことになる。
以上述べたように本発明では、読み出し時にメモリ・セ
ルの情報破壊がなくなシ、また電流増幅率を厳密に制御
する必要がなくなり、製造上の自由度が大きくなると共
に安定した半導体記ｔ［［装置が得られる利点がある。
【図面の簡単な説明】
第１図、第２図、第３図は従来の工″Ｌメモリを示す図
、第４図は本発明の実施例を示す図である。 Ｗｌ、Ｗ２・・・ワード線、Ｂｌ、ＢＯ・・ビット線、
Ｖｃｃ・・・電源、Ｒ・・・負荷素子、ＰＩ、Ｐ２・・
・ＰＮＰトランジスタ、ＮＩＡ、ＮＩＢ、Ｎ２Ａ、Ｎ２
Ｂ夏　１　　目 ８０　　　　　　　　　δ１ 拓　２　図 、￥ｉ　３　図 ４

Claims (1)

  1. 【特許請求の範囲】 １、Ｉ”Ｌ　　素子を用いたメモリ・セルにおいて、メ
    モリ・セルとして１対のＩ”Ｌ素子からなり、各々のＩ
    ”Ｌ　Ｘ子が２つの出力を仔し、各々の１つの出力を互
    いの入力にたすきかけとし、６各のもう一方の出力を１
    対のビット線に接続し、インジェクタとなる部分を１つ
    のワード線Ｗｌ。 Ｉ”Ｌ素子のエミッタとなる部分をもう１つのワード線
    Ｗ２とする回路を用い、ビット線に接続されているトラ
    ンジスタ部分を読み出し時に逆方向動作で用いるために
    ビット線に負荷素子を付け、読み出し時にワード線Ｗ２
    よりもビット線電位を尚＜シておくことを特徴とする半
    導体記憶装置。
JP57040786A 1982-03-17 1982-03-17 半導体記憶装置 Pending JPS58159294A (ja)

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JP57040786A JPS58159294A (ja) 1982-03-17 1982-03-17 半導体記憶装置
DE19833305026 DE3305026A1 (de) 1982-03-17 1983-02-14 Halbleiterspeicher und verfahren zu seinem betrieb
GB08304331A GB2117201B (en) 1982-03-17 1983-02-16 A semiconductor memory
KR1019830000925A KR900008622B1 (ko) 1982-03-17 1983-03-08 반도체 기억장치
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JP (1) JPS58159294A (ja)
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DE (1) DE3305026A1 (ja)
GB (1) GB2117201B (ja)

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