JPS5826114B2 - バイポ−ラ・トランジスタ・メモリ・セル - Google Patents
バイポ−ラ・トランジスタ・メモリ・セルInfo
- Publication number
- JPS5826114B2 JPS5826114B2 JP55076768A JP7676880A JPS5826114B2 JP S5826114 B2 JPS5826114 B2 JP S5826114B2 JP 55076768 A JP55076768 A JP 55076768A JP 7676880 A JP7676880 A JP 7676880A JP S5826114 B2 JPS5826114 B2 JP S5826114B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- sense
- transistor
- memory cell
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4026—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using bipolar transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Description
【発明の詳細な説明】
本発明はランダム・アクセス・メモリ・セルに関し、更
に詳細には、読取り特性が改善され且つノイズによって
影響されないメモリ・セルに関する。
に詳細には、読取り特性が改善され且つノイズによって
影響されないメモリ・セルに関する。
ＭＴ Ｌ （Ｍｅｒｇｅｄ Ｔｒａｎｓｉｓｔｏｒ Ｌ
ｏｇｉｃ ）メモリ・セル又はＩ ” Ｌ （Ｉ ｎｔ
ｅｇｒａｔｅｄ Ｉ ｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ
）メモリ・セルと呼ばれるメモリ・セルはＩＢＭＴｅｃ
ｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉ
ｎ 、 Ｖｏｌ 、 ２１゜＆１、Ｊｕｎｅ １９７８
、 ２３１に示されていｐ・ る。
ｏｇｉｃ ）メモリ・セル又はＩ ” Ｌ （Ｉ ｎｔ
ｅｇｒａｔｅｄ Ｉ ｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ
）メモリ・セルと呼ばれるメモリ・セルはＩＢＭＴｅｃ
ｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉ
ｎ 、 Ｖｏｌ 、 ２１゜＆１、Ｊｕｎｅ １９７８
、 ２３１に示されていｐ・ る。
簡単にいうと、ＭＴＬメモリ・セルはフリップ・フロッ
プのように交差結合された２つの縦方向ＮＰＮ）ランジ
スタ・インバータよりなる。
プのように交差結合された２つの縦方向ＮＰＮ）ランジ
スタ・インバータよりなる。
フリップ・フロップの節点は夫々の横方向ＰＮＰ ）ラ
ンジスタによってビット・センス線に結合される。
ンジスタによってビット・センス線に結合される。
横方向トランジスタのコレクタ及び対応する縦方向トラ
ンジスタのベースは併合され、同じＰ型半導体領域を共
有する。
ンジスタのベースは併合され、同じＰ型半導体領域を共
有する。
更に横方向トランジスタのベース及び縦方向トランジス
タのエミッタは併合され、同じＮ型埋込み半導体領域を
共有する。
タのエミッタは併合され、同じＮ型埋込み半導体領域を
共有する。
この領域はワード線に接続される。
縦方向トランジスタは逆モードで動作される、即ち、エ
ミッタは埋込み領域によって形成され、コレクタは半導
体基板の表面領域によって形成される。
ミッタは埋込み領域によって形成され、コレクタは半導
体基板の表面領域によって形成される。
ＭＴＬセルからのセンス電流はビット線間に電圧の変化
（、ａＶ）を与え、これはセルの状態を判定する為に検
出される。
（、ａＶ）を与え、これはセルの状態を判定する為に検
出される。
ＪＶの大きさは、特にノイズの存在下でセルの状態を感
知するときの信頼性及び速度を決める。
知するときの信頼性及び速度を決める。
ＭＴＬセルはセル選択の後ある待ち時間を経過しなげれ
ば、記憶データを確実に読取ることができない。
ば、記憶データを確実に読取ることができない。
この待ち時間は大抵の場合許容可能であるが、ＭＴＬセ
ルの適用範囲を拡大するためには読取り時間を一層減少
させるのが望ましい。
ルの適用範囲を拡大するためには読取り時間を一層減少
させるのが望ましい。
更にこの様な性能の改善を達成しつつセンス電圧、（Ｖ
を増大させることも望ましい。
を増大させることも望ましい。
本発明によれば、読取り時間の減少およびセンス電圧の
増大は４トランジスタのＭＴＬメモリ・セルにもう１つ
のバイポーラ・トランジスタを付加することによって達
成される。
増大は４トランジスタのＭＴＬメモリ・セルにもう１つ
のバイポーラ・トランジスタを付加することによって達
成される。
この付加トランジスタのエミッターコレクタ路はセンス
線と一方のセル節点とのあいだに接続される。
線と一方のセル節点とのあいだに接続される。
アドレスされたセルが一方の状態にあるとき付加トラン
ジスタがオンになって低インピーダンス路をあたえ、セ
ンス線電圧を急速に減少させる。
ジスタがオンになって低インピーダンス路をあたえ、セ
ンス線電圧を急速に減少させる。
センス線の電圧変化分（センス電圧）は通常のＭＴＬセ
ルを用いた場合よりも数段太きい。
ルを用いた場合よりも数段太きい。
加えてセンス電圧の極性はセンス電圧が定常状態値にな
るまでの遷移時間の間同じままである。
るまでの遷移時間の間同じままである。
これとは対照的に通常のＭＴＬセルの場合は対応する遷
移時間にセンス電圧に短時間の極性反転が生じる。
移時間にセンス電圧に短時間の極性反転が生じる。
従って従来はセンス電圧のサンプルを行なう前に待ち時
間を置く必要があったが、本発明によればこのような待
ち時間を減じることができる。
間を置く必要があったが、本発明によればこのような待
ち時間を減じることができる。
次に図面を参照して説明する。
第１図は従来のＭＴＬメモリ・セルを示している。
既に述べたようにこのＭＴＬセルの特徴は読取り時に記
憶データのセンス電圧が短時間反転することである。
憶データのセンス電圧が短時間反転することである。
ビット線間で測定されるセンス電圧の極性が記憶データ
の値を表わす。
の値を表わす。
次に従来のＭＴＬメモリ・セルの動作及びその問題点に
ついて説明する。
ついて説明する。
メモリ・セルは交差結合された縦方向ＮＰＮ）ランジス
タＴＩ、Ｔ２を有し、夫々のベースは横方向ＰＮＰ ）
ランジスタＴ３．Ｔ４によってビット線ＢＬ ｔ ＢＲ
に接続されている。
タＴＩ、Ｔ２を有し、夫々のベースは横方向ＰＮＰ ）
ランジスタＴ３．Ｔ４によってビット線ＢＬ ｔ ＢＲ
に接続されている。
横方向トランジスタ（例えばＴ３）のコレクタを対応す
る縦方向トランジスタ（例えばＴＩ）のベースと併合し
同じＰ型半導体領域として形成することにより高密度な
セル・レイアウトを達成できる。
る縦方向トランジスタ（例えばＴＩ）のベースと併合し
同じＰ型半導体領域として形成することにより高密度な
セル・レイアウトを達成できる。
同様に、横方向トランジスタＴ３．Ｔ４のベースを縦方
向トランジスタＴＩ 、Ｔ２のエミッタ及びワード線ｗ
Ｌと併合し同じＮ型埋込み半導体を共有するように形成
される。
向トランジスタＴＩ 、Ｔ２のエミッタ及びワード線ｗ
Ｌと併合し同じＮ型埋込み半導体を共有するように形成
される。
メモリ・セルに前に記憶されたデータを読取る場合ワー
ド線ＷＬは約０．４ Ｖ下げられ約ｏ■にされる。
ド線ＷＬは約０．４ Ｖ下げられ約ｏ■にされる。
選択されたビット線には等しい一定の読取り電流が印加
される。
される。
感知時にＴ１がオンでＴ２がオフであるものとすると、
Ｔ３が飽和状態に置かれ、エミッタ電圧及びコレクタ電
圧は約０．８ Ｖの同じ電圧になる。
Ｔ３が飽和状態に置かれ、エミッタ電圧及びコレクタ電
圧は約０．８ Ｖの同じ電圧になる。
ビット線ＢＬからの電流はＴ３の拡散容量ＣＤＥｊ ｃ
ｎｃを介して流れる。
ｎｃを介して流れる。
Ｔ３のコンデンサＣＤＥ、ＣＤｃはエミッタ電極及びコ
レクタ電圧が同電位（Ｏ，ＳＶ）であるから、並列に接
続されていると考えることができる結果としてワード線
ＷＬとビット線ＢＬとの間に比較的大きな結合容量が生
じる。
レクタ電圧が同電位（Ｏ，ＳＶ）であるから、並列に接
続されていると考えることができる結果としてワード線
ＷＬとビット線ＢＬとの間に比較的大きな結合容量が生
じる。
拡散容量の大きさはそれに流れる電流に比較し、また前
述したように、ビット線ＢＬからセルに入る電流のすべ
ては並列な拡散容量ＣＤＥ 、ＣＤＣを介して流れる。
述したように、ビット線ＢＬからセルに入る電流のすべ
ては並列な拡散容量ＣＤＥ 、ＣＤＣを介して流れる。
セルの反対側ではＴ４もオンであるがこれは飽和状態に
ない。
ない。
そのエミッタ電圧およびコレクタ電圧は夫々例えば０．
８ Ｖ及びＯｖである。
８ Ｖ及びＯｖである。
従って右側のビット線ＢＲの電流の一部はＴ４のエミッ
ターコレクタ路を通って流れ、残りの電流のみがＴ４の
拡散容量ＣＤＥを通って流れる。
ターコレクタ路を通って流れ、残りの電流のみがＴ４の
拡散容量ＣＤＥを通って流れる。
ＢＬ、ＢＲからセルに流れる電流は等しいから、Ｔ４の
ＣＤＥを通る電流はＴ３のＣＤＥ及びＣＤＣを通る型読
よりも小さい。
ＣＤＥを通る電流はＴ３のＣＤＥ及びＣＤＣを通る型読
よりも小さい。
従ってｗＬとＢＲの間の結合容量はｗＬとＢＬの間の結
合容量よりも小さい。
合容量よりも小さい。
結果として、右側のビット線ＢＲの立下がり時間が左側
のビット線ＢＬの立下り時間よりも遅くなる。
のビット線ＢＬの立下り時間よりも遅くなる。
これは、第２Ａ図に示されているワード線ｗＬの電位の
立下りがＢＬに対する結合容量よりも小さな結合容量を
介してＢＲに結合されるという事実から生じる。
立下りがＢＬに対する結合容量よりも小さな結合容量を
介してＢＲに結合されるという事実から生じる。
夫々のビット線ＢＬ、ＢＲの電位は第２Ｂ図に示されて
いる。
いる。
ＢＬの電位の方が急速に放電し、そして読取り動作の完
了時にＢＲの定常状態電位よりも高い電位まで回復する
回復部分を有する。
了時にＢＲの定常状態電位よりも高い電位まで回復する
回復部分を有する。
センス電圧ＪＶは第２Ｃ図に示されており、これは２つ
のビット線ＢＬ、ＢＲの間で測定される。
のビット線ＢＬ、ＢＲの間で測定される。
セル選択の直後では、センス電圧の極性はビット線電位
の立下りの速度によって決められる。
の立下りの速度によって決められる。
この極性はＢＬの電位の回復のため、２つのビット線が
夫々の定常状態値になるとき反転する。
夫々の定常状態値になるとき反転する。
ＢＬはこの例ではオフになっている従って高電位になる
トランジスタＴ２のコレクタに結合されていることを思
い出されよう。
トランジスタＴ２のコレクタに結合されていることを思
い出されよう。
センス電圧極性が反転するため、セル状態を確実に感知
できるようになるまでには適正な時間間隔を置がなげれ
ばならない。
できるようになるまでには適正な時間間隔を置がなげれ
ばならない。
必要な時間間隔はセル選択の後に横方向ＰＮＰ ）ラン
ジスタＴ３が飽和電流を再び流すようになる速度に依存
する。
ジスタＴ３が飽和電流を再び流すようになる速度に依存
する。
横方向ＰＮＰ トランジスタは比較的低速なため、左側
のビット線ＢＬの回復はワード線ＷＬの電圧が降下した
後まで遅延される。
のビット線ＢＬの回復はワード線ＷＬの電圧が降下した
後まで遅延される。
第１図の従来のメモリ・セルの読取り動作において、Ｔ
１がオン、Ｔ２がオフであるものとする。
１がオン、Ｔ２がオフであるものとする。
セル選択はワード線ｗＬを約０．４Ｖ下げることによっ
て行なわれる。
て行なわれる。
読取り電流はビット線から選択されたセルに送られる。
Ｔ４のエミッタ電圧及びコレクタ電圧は同じであるから
、このトランジスタは飽和モードにある。
、このトランジスタは飽和モードにある。
それの順バイアスされたベース・エミッタ接合は隣接す
る共通のＮ型領域にキャリアを注入し、これらのキャリ
アは注入Ｐ型領域（Ｔ４のエミッタ）によって部分的に
集められる。
る共通のＮ型領域にキャリアを注入し、これらのキャリ
アは注入Ｐ型領域（Ｔ４のエミッタ）によって部分的に
集められる。
ビット線ＢＲの結果として生じる電流■８はＰＮＰ ）
ランジスタＴ４の横方向電流利得に依存し、セルの状態
を検出するために感知できる。
ランジスタＴ４の横方向電流利得に依存し、セルの状態
を検出するために感知できる。
電流■８は次の式に従ってビット線ＢＬ。ＢＲ間に電位
差ＡＶを生じる。
差ＡＶを生じる。
Ｔ
ここで、−乏０．０２６Ｖ、α■は逆方向電流利得、α
Ｎは順方向電流利得で、典型的には夫々０．６．０．８
である。
Ｎは順方向電流利得で、典型的には夫々０．６．０．８
である。
用いられた例では、ＡＶはわずか０．０１７Ｖである。
第３図に示される本発明による改良されたＭＴＬセルに
よると、第１図の従来のメモリ・セルのセンス速度が改
善されるだけでなく、センス電圧の極性反転も除去され
、またノイズの存在下でも信頼性ある読取りを与えるこ
とができるようにセンス電圧ＪＶの振巾が増大される。
よると、第１図の従来のメモリ・セルのセンス速度が改
善されるだけでなく、センス電圧の極性反転も除去され
、またノイズの存在下でも信頼性ある読取りを与えるこ
とができるようにセンス電圧ＪＶの振巾が増大される。
第３図の本発明によるメモリ・セルはトランジスタＴＩ
。
。
Ｔ２．Ｔ３．Ｔ４とビット線及びワード線との接続の点
では第１図の従来のメモリ・セルと同じである。
では第１図の従来のメモリ・セルと同じである。
第３図のメモリ・セルは別個のセンス線及び第５のバイ
ポーラ・トランジスタＴ５を有する。
ポーラ・トランジスタＴ５を有する。
Ｔ５はＰＮＰ ）ランジスクであり、ベース電極とコレ
クタ電極は夫々ＭＴＬセル節点に接続され、エミッタは
センス線に接続されている。
クタ電極は夫々ＭＴＬセル節点に接続され、エミッタは
センス線に接続されている。
第１図の場合と同様に第３図のＴＩ、Ｔ２は逆動作する
ＮＰＮ）ランジスタであり、Ｔ３．Ｔ４は横方向ＰＮＰ
）ランジスタである。
ＮＰＮ）ランジスタであり、Ｔ３．Ｔ４は横方向ＰＮＰ
）ランジスタである。
Ｔ３．Ｔ４のベース、Ｔ１．Ｔ２の実効エミッタ及びワ
ード線は１つのＮ型半導体領域に併合され、Ｔ３のコレ
クタ及びＴ２のベースは１つのＰ型半導体領域に併合さ
れ、Ｔ４のコレクタ及びＴ１のベースはもう１つのＰ型
半導体領域に併合される。
ード線は１つのＮ型半導体領域に併合され、Ｔ３のコレ
クタ及びＴ２のベースは１つのＰ型半導体領域に併合さ
れ、Ｔ４のコレクタ及びＴ１のベースはもう１つのＰ型
半導体領域に併合される。
Ｔ５は縦方向ＰＮＰトランジスタである。
待機電流はビット線に接続された電流発生器（図示せず
）によってＴ３゜Ｔ４を介してセルに供給される。
）によってＴ３゜Ｔ４を介してセルに供給される。
読取り動作において、Ｔ１がオン、Ｔ２がオフであるも
のとする。
のとする。
セル選択はワード線ｗＬの電位を下げることによって行
なわれる。
なわれる。
Ｔ１のコレクタは低レベルであり、Ｔ５はオンである。
ＴＩ 、Ｔ５の両方がオンであるからワード線ｗＬとセ
ンス線の間に低インピーダンス路が形成され、セルが選
択されたときセンス線の電位を急速に低下させる。
ンス線の間に低インピーダンス路が形成され、セルが選
択されたときセンス線の電位を急速に低下させる。
もしＴ１がオフでＴ２がオンであれば（逆状態）、同じ
ビット線列に接続された反対の状態のセルの数がセンス
線の電位を決める。
ビット線列に接続された反対の状態のセルの数がセンス
線の電位を決める。
同じビット線列に接続された他のセルの全部が選択され
たセルの状態と反対の状態にあるとき最悪の構成が生じ
る。
たセルの状態と反対の状態にあるとき最悪の構成が生じ
る。
選択されたセルのＴ１のみがオンのとき最も低いセンス
線電位が生じる。
線電位が生じる。
選択されたセルの状態を（最悪の構成において）感知す
るのに使用できる最小のセンス線電圧変化分ＪＶは次の
式で表わされる。
るのに使用できる最小のセンス線電圧変化分ＪＶは次の
式で表わされる。
ここで、”ＶＷＬ は選択されたワード線の電位と選択
されないワード線の電位との差電圧である。
されないワード線の電位との差電圧である。
Ｔ
典型的にはＡＶｗＬは０．４Ｖ、−は０．０２６Ｖ、Ｎ
は選択されたセルの状態と反対の状態にあるセルの数（
例えば１２７）である。
は選択されたセルの状態と反対の状態にあるセルの数（
例えば１２７）である。
従って、この例ではＪＶは０．２７４Ｖであり、従来の
ＭＴＬセルのＪＶ−０，０１７Ｖに対して格段の改善を
与えることができる。
ＭＴＬセルのＪＶ−０，０１７Ｖに対して格段の改善を
与えることができる。
Ｔ５を通るセンス電流はセンス線の電圧ＡＶを大巾に増
大させるだけでなく、電圧ＪＶの極性反転を生じないと
いう利点も与える。
大させるだけでなく、電圧ＪＶの極性反転を生じないと
いう利点も与える。
更にＴ５を通るセンス電流は選択されたセルに先夜する
状態を乱すことなく、むしろそれを補強するように作用
する。
状態を乱すことなく、むしろそれを補強するように作用
する。
従って、ノイズの存在下でもより高速に且つより確実に
感知動作を行なうことができる。
感知動作を行なうことができる。
第４図は第３図のメモリ・セルのレイアウトを示してい
る。
る。
これは前出のＩ ＢＭ ＴｅｃｈｎｉｃａｌＤｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎに示されているものと
同様であり、異なる点はセンス線及び縦方向のＰＮＰ
）ランジスタＴ５が付加されていることである。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎに示されているものと
同様であり、異なる点はセンス線及び縦方向のＰＮＰ
）ランジスタＴ５が付加されていることである。
ビット線ＢＬ、ＢＲ及びセンス線はＴ１〜Ｔ４が形成さ
れている基板上の絶縁層の上に表面金属化によって形成
される。
れている基板上の絶縁層の上に表面金属化によって形成
される。
Ｔ１のベース１はポリシリコン導電路（ポジＳｉ）によ
ってＴ５のコレクタ６に接続され、Ｔ２０ベース３は金
属によってＴ１のコレクタ４及びＴ５のベース７に接続
される。
ってＴ５のコレクタ６に接続され、Ｔ２０ベース３は金
属によってＴ１のコレクタ４及びＴ５のベース７に接続
される。
Ｔ２のコレクタ２は金属によってＴ１のベース１に接続
される。
される。
ＴＩ、Ｔ２のエミッタ、ワード線ＷＬ、及びＴ３．Ｔ４
のベースは同じ埋込みＮ型領域に形成されるため第４図
の平面図では図示されていない。
のベースは同じ埋込みＮ型領域に形成されるため第４図
の平面図では図示されていない。
Ｔ５は更に第５図の断面図に示されている。
ＴＩ、Ｔ２と同様に、Ｔ５は埋込みエミッタ８及び基板
表面部のコレクタ６を有する。
表面部のコレクタ６を有する。
この構成によれば、セル表面積の増加を最小に抑えて従
来のＭＴＬメモリ・セルにＴ５を付加することができ且
つ製造プロセスに特別の制限を与えることな〈実施でき
る。
来のＭＴＬメモリ・セルにＴ５を付加することができ且
つ製造プロセスに特別の制限を与えることな〈実施でき
る。
第１図は従来のＭＴＬメモリ・セルの回路図、第２Ａ図
〜第２Ｃ図は第１図のメモリ・セルの動作波形図、第３
図は本発明のＭＴＬメモリ・セルの回路図、第４図は第
３図のメモリ・セル・レイアウトの平面図、第５図は第
４図の線５−５で得られる断面図である。 ＢＬ 、ＢＲ・・・・・・ビット線、ｗＬ−−−−−−
ワード線、ＳＬ・・・・・・センス線、ＴＩ、Ｔ２・・
・・・・交差接続されたトランジスタ、Ｔ３．Ｔ４・・
・・・・１対のトランジスタ、Ｔ５・・・・・・センス
・トランジスタ。
〜第２Ｃ図は第１図のメモリ・セルの動作波形図、第３
図は本発明のＭＴＬメモリ・セルの回路図、第４図は第
３図のメモリ・セル・レイアウトの平面図、第５図は第
４図の線５−５で得られる断面図である。 ＢＬ 、ＢＲ・・・・・・ビット線、ｗＬ−−−−−−
ワード線、ＳＬ・・・・・・センス線、ＴＩ、Ｔ２・・
・・・・交差接続されたトランジスタ、Ｔ３．Ｔ４・・
・・・・１対のトランジスタ、Ｔ５・・・・・・センス
・トランジスタ。
Claims (1)
- １１対のビット線と、ワード線と、センス線と、前記ワ
ード線にエミッタを接続されコレクタに１対の節点を与
える１対の交差接続されたトランジスタと、前記ワード
線にベースを接続され前記１対の節点を前記１対のビッ
ト線に接続する１対のトランジスタと、前記１対の節点
の一方にコレクタを接続され、前記１対の節点の他方に
ベースを接続され、前記センス線にエミッタを接続され
たセンス・トランジスタとを有するバイポーラ・トラン
ジスタ・メモリ・セル。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/061,973 US4292675A (en) | 1979-07-30 | 1979-07-30 | Five device merged transistor RAM cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5622287A JPS5622287A (en) | 1981-03-02 |
| JPS5826114B2 true JPS5826114B2 (ja) | 1983-05-31 |
Family
ID=22039397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55076768A Expired JPS5826114B2 (ja) | 1979-07-30 | 1980-06-09 | バイポ−ラ・トランジスタ・メモリ・セル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4292675A (ja) |
| EP (1) | EP0023538B1 (ja) |
| JP (1) | JPS5826114B2 (ja) |
| DE (1) | DE3069136D1 (ja) |
| IT (1) | IT1149981B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109110U (ja) * | 1983-12-28 | 1985-07-24 | 三菱電線工業株式会社 | 平形線路の曲り部 |
| JPS60121157U (ja) * | 1984-01-23 | 1985-08-15 | 西村産業有限会社 | 熱交換ホ−ス |
| JPS63184509U (ja) * | 1987-05-20 | 1988-11-28 | ||
| JPH0260003A (ja) * | 1988-08-25 | 1990-02-28 | Yamayuu Denki Sangyo Kk | 電気コード |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0078335B1 (de) * | 1981-10-30 | 1986-02-05 | Ibm Deutschland Gmbh | Verfahren zum Lesen eines Halbleiterspeichers |
| US4635228A (en) * | 1984-12-17 | 1987-01-06 | International Business Machines Corporation | Random access memory employing unclamped complementary transistor switch (CTS) memory cells and utilizing word to drain line diode shunts |
| US4813017A (en) * | 1985-10-28 | 1989-03-14 | International Business Machines Corportion | Semiconductor memory device and array |
| JPH02290636A (ja) * | 1990-04-19 | 1990-11-30 | Aoyama Kinshiyou Kk | 三方継手管の製造装置 |
| JP2008285819A (ja) * | 2007-05-15 | 2008-11-27 | Shin Nikkei Co Ltd | 樹脂サッシ |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3815106A (en) * | 1972-05-11 | 1974-06-04 | S Wiedmann | Flip-flop memory cell arrangement |
| US3675218A (en) * | 1970-01-15 | 1972-07-04 | Ibm | Independent read-write monolithic memory array |
| US3761898A (en) * | 1971-03-05 | 1973-09-25 | Raytheon Co | Random access memory |
| JPS5837699B2 (ja) * | 1974-12-16 | 1983-08-18 | 三菱電機株式会社 | ハンドウタイキオクソウチ |
| US3986178A (en) * | 1975-07-28 | 1976-10-12 | Texas Instruments | Integrated injection logic random access memory |
| US4032902A (en) * | 1975-10-30 | 1977-06-28 | Fairchild Camera And Instrument Corporation | An improved semiconductor memory cell circuit and structure |
| US4150392A (en) * | 1976-07-31 | 1979-04-17 | Nippon Gakki Seizo Kabushiki Kaisha | Semiconductor integrated flip-flop circuit device including merged bipolar and field effect transistors |
| US4125877A (en) * | 1976-11-26 | 1978-11-14 | Motorola, Inc. | Dual port random access memory storage cell |
| US4112511A (en) * | 1977-09-13 | 1978-09-05 | Signetics Corporation | Four transistor static bipolar memory cell using merged transistors |
| US4127899A (en) * | 1977-12-05 | 1978-11-28 | International Business Machines Corporation | Self-quenching memory cell |
| US4193127A (en) * | 1979-01-02 | 1980-03-11 | International Business Machines Corporation | Simultaneous read/write cell |
-
1979
- 1979-07-30 US US06/061,973 patent/US4292675A/en not_active Expired - Lifetime
-
1980
- 1980-05-13 EP EP80102652A patent/EP0023538B1/de not_active Expired
- 1980-05-13 DE DE8080102652T patent/DE3069136D1/de not_active Expired
- 1980-06-09 JP JP55076768A patent/JPS5826114B2/ja not_active Expired
- 1980-06-23 IT IT22953/80A patent/IT1149981B/it active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109110U (ja) * | 1983-12-28 | 1985-07-24 | 三菱電線工業株式会社 | 平形線路の曲り部 |
| JPS60121157U (ja) * | 1984-01-23 | 1985-08-15 | 西村産業有限会社 | 熱交換ホ−ス |
| JPS63184509U (ja) * | 1987-05-20 | 1988-11-28 | ||
| JPH0260003A (ja) * | 1988-08-25 | 1990-02-28 | Yamayuu Denki Sangyo Kk | 電気コード |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5622287A (en) | 1981-03-02 |
| EP0023538A1 (de) | 1981-02-11 |
| EP0023538B1 (de) | 1984-09-12 |
| DE3069136D1 (en) | 1984-10-18 |
| IT1149981B (it) | 1986-12-10 |
| IT8022953A0 (it) | 1980-06-23 |
| US4292675A (en) | 1981-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4090254A (en) | Charge injector transistor memory | |
| US4032902A (en) | An improved semiconductor memory cell circuit and structure | |
| US4021786A (en) | Memory cell circuit and semiconductor structure therefore | |
| JPS5826114B2 (ja) | バイポ−ラ・トランジスタ・メモリ・セル | |
| EP0222154B1 (en) | Semiconductor memory device and array | |
| US4769785A (en) | Writing speed of SCR-based memory cells | |
| US3931617A (en) | Collector-up dynamic memory cell | |
| EP0028157B1 (en) | Semiconductor integrated circuit memory device with integrated injection logic | |
| US5095355A (en) | Bipolar cross-coupled memory cells having improved immunity to soft errors | |
| US4864539A (en) | Radiation hardened bipolar static RAM cell | |
| EP0058845B1 (en) | Random access memory cell | |
| US4259730A (en) | IIL With partially spaced collars | |
| JPH0210519B2 (ja) | ||
| EP0252780B1 (en) | Variable clamped memory cell | |
| US4455625A (en) | Random access memory cell | |
| US5864152A (en) | Semiconductor memory and method of writing, reading, and sustaining data | |
| US3768081A (en) | Minority carrier storage device having single transistor per cell | |
| JP2755979B2 (ja) | 高速バイポーラメモリセル | |
| US4535425A (en) | Highly integrated, high-speed memory with bipolar transistors | |
| JPH0259557B2 (ja) | ||
| US4701882A (en) | Bipolar RAM cell | |
| SU562866A1 (ru) | Запоминающий элемент | |
| JP2979783B2 (ja) | 半導体記憶回路装置 | |
| JPS627639B2 (ja) | ||
| JPS5838871B2 (ja) | 半導体記憶装置 |