SU562866A1 - Запоминающий элемент - Google Patents

Description

1

Изобретение отноеите  к вычислительной технике.

Известен запоминающий элемент, содержащий два транзистора р-п-р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р- -р типа соединен с базой первого, с эмиттером второго транзистора п-р-п тина и с эмиттером третьего транзистора р-п-р типа, коллектор второго транзистора р-п-р типа соединен с базой второго, с эмиттером первого транзистора п-р-п типа и с эмиттером четвертого транзистора р-п-р типа, коллекторы третьего и четвертого транзисторов р-п-р типа соединены с разр дными шинами, базы р-л-р транзисторов и коллекторы п-р-п транзисторов соединены с шиной опорного напр жени  1.

Этот запоминающий элемент имеет низкое быстродействие и малый ток считывани , требующий высокочувствительные усилители считывани . Это объ сн етс  малой величиной коэффициента передачи р-п-р транзисторов , св занных с разр дными шинами.

Наиболее близким техническим решением к данному изобретению  вл етс  запоминающий элемент, содержаний два транзистора р-п-р типа, эмиттеры которых соединены с адресной И1иной, коллектор первого транзистора р-п-р типа соединен с базами первого

и третьего и с эмиттером четвертого транзисторов п-р-п типа, коллектор второго транзистора р-п-р типа соединен с базами второго и четвертого и с эмиттером третьего

транзистора п-р-п типа, базы транзисторов р-п-р типа соединены соответственно с коллекторами первого, третьего, второго и четвертого транзисторов п-р-п типа, эмиттеры которых соединены с разр дными шинами.

Благодар  тому, что запоминающий элемент св зан с разр дными шинами через третий и четвертый транзисторы п-р-п типа, а не через транзисторы р-п-р типа, как у описанного , такой запоминающий элемент имеет более высокое быстродействие и не требует высокочувствительных усилителей считывани 

2. I

Однако при записи информации в этот элемент необходимо протекание по разр дным

шинам большого разр дного тока, что ограничивает быстродействие и снижает надежность работы, так как может вызывать сбои в запоминаюших элементах, объединенных общими разр дными шинами. Это объ сн етс  тем,

что запись информации в такой запоминающий элемент происходит за счет протекани  базового тока включенного п-р-п транзистора в разр дную щину, при этом туда же течет и коллекторный ток п-р-п транзистора , св занного с разр дной шиной, который в

р раз больше базового тока, где |3 - коэффициент усилени  п-р-л транзистора, св занного с разр дной шиной. В результате этого в разр дную шину втекает ток в (Р+1) раз больше тока, необходимого дл  записи.

Цель изобретени  - повышение быстродействи  запоминаюш,его элемента при записи информации и надежности его работы за счет снижени  величины тока записи в разр дных шинах.

Достигаетс  это тем, что запоминаюищй элемент , содержащий два транзистора р-п-р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р-п-р типа соединен с базами первого и третьего и с эмиттером четвертого транзисторов п-р-п типа, коллектор второго транзистора р-п-р типа соединен с базами второго и четвертого и с эмиттером третьего транзисторов л-р-п типа, базы транзисторов р-п-р типа соединены соответственно с коллекторами первого, третьего, второго, четвертого транзисторов п-р-л типа, эмиттеры которых соединены с разр дными шинами, содержит два диода, катоды которых соединены с шиной опорного напр жени , а аноды, соответственно, - с базами транзисторов р-л-р типа.

На фиг. 1 изображена принципиальна  электрическа  схема предлагаемого запоминаюш,его элемепта; па фиг. 2 - временна  диаграмма работы запоминающего элемента; на фиг. 3 - сечение одного из вариантов конструктивного выполнени  предложенного запоминающего элемента в интегральпом виде.

Предлагаемый запомипающий элемент содержит транзисторы 1 и 2 р-л-р типа, транзисторы 3-6 л-р-л типа и диоды 7 и 8.

Эмиттер транзистора 3 соединен с базой транзистора 4, а эмиттер транзистора 4 - с базой транзистора 3, образу  перекрестную св зь. Эмиттеры транзисторов 5 и 6 соединены соответственно с разр дными шинами 9 и 10, п-база транзистора 1 и коллекторы транзисторов 3 и 5 соединены между собой и через диод 7 - с шиной 11 опорного напр жени , п-база транзистора 2, коллекторы транзисторов 4 и 6 соединены между собой и через диод 8 - также с шиной И опорного напр жени . Таким образом, л-базы транзисторов 1 и 2 разделены между собой с помощью встречно включенных диодов 7 и 8.

Питание на запоминающий элемент задаетс  по адресной шине 12, к которой подключены эмиттеры транзисторов 1 и 2.

Предлагаемый запоминающий элемент работает следующим образом. В режиме хранени  информации потенциалы на разр дных щинах 9 и 10 поддерживают на уровне

р ш . ш-t/oi

где Ур. ш - потенциал на разр дных шинах; адр.ш - потенциал на адресной шине; и о - падение напр жени  на открытом переходе база-эмиттер.

При этом ток из адресной шины 12 протекает через эмиттерные переходы р-п-р транзисторов 1 и 2 и диоды 7 и 8 в шину 11 опорного напр жени .

Коллекторный ток р-п-р транзисторов I и 2 через эмиттерные переходы л-р-л транзисторов 5 и 6 протекать в разр дные шины 9 и 10 не может, так как дл  этого потенциал разр дных шин должен быть не выше, чем

t-р- ш адр. ш- УКН- - о,

где t/Kii - напр жение коллектор-эмиттер насыщенного р-л-р транзистора.

Коллекторный ток р-л-р транзисторов 1 и 2  вл етс  базовым током л-р-п транзисторов 3 и 4, соответственно, работаюпшх в инверсном включении.

Благодар  наличию перекрестных св зей между транзисторами 3 и ,4 и при условии идентичности р-л-р транзисторов 1 и 2 базовые и коллекторные токи л-р-л транзисторов 3 и 4 равны между собой и, при условии , что инверсный коэффициент усилени  транзисторов 3 и 4 РШШ, транзисторы 3 п 4 образуют бистабильную триггерную  чейку, в которой один из транзисторов будет открыт, например, транзистор 3, а другой - транзистор 4 - закрыт. На базе открытого транзистора 3 поддерживаетс  высокий уровень равный {Уадр.ш-f/KH, а на базе транзистора 4 -

низкий, равный Ьадр. + кп, ГДе UK« -

напр жение коллектор-эмиттер насыщенного л-р-л транзистора 3 в инверсном включении . Таким образом обеспечиваетс  хранение информации.

При считывании информации на разр дных шинах 9 и 10 устанавливают потенциал

-адр. ш-26о- -Ски рш- адр. ш- L/KII - L/oТак как база транзистора 5 соединена с базой транзистора 3, через эмиттерный переход транзистора 5 потечет ток в разр дную щину 9 и на ней установитс  уровень ш-

- f/KH-t/o.

В результате между разр дными шинами 9 и 10 образуетс  разность потенциалов, котора  и улавливаетс  усилителем считывани .

Дл  записи информации в предлагаемый запоминающий элемент необходимо на одной из разр дных щин, например, на шине 9 оставить потенциал режима хранени  или несколько повысить его, а на щине 10 понизить потенциал

до уровн  /рш 1/адр. ш - .

При этом через эмиттерный переход л-р-п транзистора 6 потечет ток в разр дную шину 10 и вызовет включение транзистора 6, коллекторный ток которого  вл етс  базовым током р-л-р транзистора 2.

Возрастание базового тока транзистора 2 вызовет возрастание его коллекторного тока, который  вл етс  и коллекторным током транзистора 3, в то врем , как базовый ток транзистора 3 остаетс  неизменным на уровне режима хранени . В результате возрастани  коллекторного тока транзистор 3 выйдет из насыщени  и перестанет шунтировать базу

5

транзистора 4, что приведет к включению последнего .

Так как коэффициент усилени  транзистора 3, работающего в инверсном режиме, невысокий - 3-5, то дл  быстрого выхода его из насыщени  достаточно, чтобы ток коллектора превысил ток базы в 10 раз. При токе базы транзистора 3 на уровне 10 мка, достаточно развить коллекторный ток 100-200 мка, при этом в разр дную шину 10 необходимо пропустить такой же ток. Следовательно в разр дных шинах 9 и 10 во врем  записи не требуетс  развитие больших токов, что существенно повышает быстродействие и надежность работы элемента.

Включение транзистора 4 приведет к шунтированию базы транзистора 3 и его выключению . В результате запоминающий элемент оказываетс  переведенным в другое состо ние . При необходимости изменить информацию на противоположную, понижают потенциал на разр дной шине 9 и запоминающий элемент изменит свое состо ние.

Запоминающий элемент (см. фиг. 3) выполнен с диэлектрической изол цией компонентов , но может быть выполнен и с применением других видов изол ции.

В подложке 13 из поликристалличсского кремни  выполнены островки 14 и 15 монокристаллического кремни  «-тина, изолированные сло ми 16 и 17 двуокиси кремни  или другого диэлектрика, соответственно, и имеющие скрытые слои 18 и 19 /г-типа, соответственно .

В поверхностном слое двух изолированных островков 14 и 15 сформированы диффузией или другим путем области всех транзисторов и диодов предложенного запоминающего элемента .

Транзисторы 1, 3, 5 и диод 7 (см. фиг. 1) выполнены в одной изолированной области (островок) 14, а транзисторы 2, 4, 6, и диод 8 - в изолированной области (островок) 15. Транзисторы 1 и 2 р-п-р типа выполнены продольными и образованы област ми, соответственно , 20, 14, 21 и 22, 15, 23.

Транзисторы 3, 4, 5, 6 п-р-п типа выполнены вертикальными. Транзистор 3 образован област ми 14, 21, 24, транзистор 5 - област ми 14, 21, 25, транзистор 4 - област ми 15, 23, 26, транзистор 6 - област ми 15, 23, 27. Диоды 7 и 8 образованы област ми , соответственно, 28, 29 и 30, 31, причем области /5-тииа 28 и 30 соединены с област ми п-типа соответственно 14 и 15 перемычками

6

32 и 33. Пере.мычки 34 и Зо образуют перекрестную св зь.

Таким образом дл  реализации запоминающего элемента требуетс  всего две изолированные области л-типа. Более того, в матриценакопителе в одной изолированной области л-типа могут быть размещены транзисторы 1, 3, 5 и диод 7 всех запоминающих элементов, объединенных одной адресной шиной, при

этом один диод 7 может обслуживать несколько запоминающих элементов, т. е. не требуетс  делать диод дл  каждого запоминающего элемента. Аналогично транзисторы 2, 4, 6 и диод 8

всей строки также могут быть выполнены в одной изолированной области л-типа.

Экспериментальное исследование предлагаемого запоминающего элемента показало следущие результаты: при протекании тока через

запоминающий элемент 0,5 ма врем  счнтывани  составл ет не., врем  записи НС, ток хранени  информации мка. Предлагаемый запоминающий элемент имеет минимальные размеры в интегральном исиолнении к позвол ет реализовать интегральную схему оперативного запоминающего устройства больщой емкости (1024 бит).

Форм}л а изобретени 

Запоминающий элемент, содержащий два транзистора р-п-р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р-л-р типа соединен с базами первого и третьего и с эмиттером четвертого транзисторов л-р-л типа, коллектор второго транзистора р-л-р типа соединен с базами второго и четвертого и с эмиттером третьего транзисторов л-р-л типа, базы

транзисторов р-л-р соединены соответственно с коллекторами первого, третьего и второго , четвертого транзисторов л-р-л типа, эмиттеры которых соединены с разр дными шинами, отличающийс  тем, что, с целью

повышени  быстродействи  и надежности запоминающего элемента, он содержит два диода , катоды которых соединены с шиной опорного напр жени , а аноды - соответственно с базами транзисторов р-л-р тииа.

Источники информации, прин тые во внимание при экспертизе изобретени :

1.ШЕЕ J. Slid State Circuit Vol. Se-8 1973, jYo 5, p. 332.

2.Патент США. N 3643235, кл. 340-173, 1972.

Фиг i