JPS59145568A - 半導体貯蔵セル - Google Patents
半導体貯蔵セルInfo
- Publication number
- JPS59145568A JPS59145568A JP58018927A JP1892783A JPS59145568A JP S59145568 A JPS59145568 A JP S59145568A JP 58018927 A JP58018927 A JP 58018927A JP 1892783 A JP1892783 A JP 1892783A JP S59145568 A JPS59145568 A JP S59145568A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- emitter
- hfe
- gains
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、直結されたフリップフロップ形双安定貯蔵セ
ルに関するものであり、特に、高集積。
ルに関するものであり、特に、高集積。
低消費電力更に、高速で動作する半導体記憶装置に好適
な、半導体貯蔵セルに関する。
な、半導体貯蔵セルに関する。
従来、メモリセルとして、例えば第１図に見られるもの
が多用されている。第１図においてＱ。
が多用されている。第１図においてＱ。
及びＱ、はマルチエミッタのトランジスタ％ＲＭＣは、
抵抗り、、Ｄ、はＰＮ接合ダイオード、Ｌｗ＋はワード
線、Ｌ、は保持用ライン、ＬＲはビット線である。Ｌｗ
−には保持電流ＩＨ，Ｌ□には読出し電流ＩＲが流れる
よ５になっている。このようなセルでは、大容量化でき
ない。その理由は電源電流が制限されてい又、■８と■
□との比が大きくとれないためである。すなわち、消費
電流を減少させるためには、ＩＨを減少する必要があの
が、メモリセルが安定的動作を行なうためには、■ＣＩ
−■ＣｏＣｏ２２Ｏ０が必要であり、メモリセル抵抗Ｒ
Ｍ、、＆犬存在する。これを解決するためり、ＲＭｏを
ｐｎｐトランジスタに置きかえた第２図に示すようなメ
モリセルが提案されている。これは、選択時のＶＣＩの
低下をｐｎｐトランジスタの飽和電圧■。。ｓａｔでク
ランプして防止するものである。このセルはｐｎｐｎ）
ランジスタを交差結合したものであり、低電流で保持が
可能であるが、ＯＮ側のｎｐｎトランジスタのベース・
コレクタは飽和状態にあり、高速動作に問題があり、高
速バイポーラ形のメモリには使用することが困Ｓであっ
た。
抵抗り、、Ｄ、はＰＮ接合ダイオード、Ｌｗ＋はワード
線、Ｌ、は保持用ライン、ＬＲはビット線である。Ｌｗ
−には保持電流ＩＨ，Ｌ□には読出し電流ＩＲが流れる
よ５になっている。このようなセルでは、大容量化でき
ない。その理由は電源電流が制限されてい又、■８と■
□との比が大きくとれないためである。すなわち、消費
電流を減少させるためには、ＩＨを減少する必要があの
が、メモリセルが安定的動作を行なうためには、■ＣＩ
−■ＣｏＣｏ２２Ｏ０が必要であり、メモリセル抵抗Ｒ
Ｍ、、＆犬存在する。これを解決するためり、ＲＭｏを
ｐｎｐトランジスタに置きかえた第２図に示すようなメ
モリセルが提案されている。これは、選択時のＶＣＩの
低下をｐｎｐトランジスタの飽和電圧■。。ｓａｔでク
ランプして防止するものである。このセルはｐｎｐｎ）
ランジスタを交差結合したものであり、低電流で保持が
可能であるが、ＯＮ側のｎｐｎトランジスタのベース・
コレクタは飽和状態にあり、高速動作に問題があり、高
速バイポーラ形のメモリには使用することが困Ｓであっ
た。
本発明の目的は、低消費電力で、高集積化可能であり、
かつ高速で動作する、半導体貯蔵セルを提供することに
ある。
かつ高速で動作する、半導体貯蔵セルを提供することに
ある。
本願発明者は、ｐｎｐ負荷形半導体貯蔵セルにおいてｐ
ｎｐトランジスタをラテラル形で形成し、かつ順方向電
流利得をピーク値において１〜１０に設定することで高
速動作が可能であることを見い出した一下限は、高速読
出しで決定され、上限は高速書込み特性により決定され
ている。
ｎｐトランジスタをラテラル形で形成し、かつ順方向電
流利得をピーク値において１〜１０に設定することで高
速動作が可能であることを見い出した一下限は、高速読
出しで決定され、上限は高速書込み特性により決定され
ている。
以下、本′発明を、実施例に従って詳細に説明する。第
３図にｐｎｐ負荷形メモリーヒル、第４図に第３図のメ
モリセルの要部構造断面図を示す。Ｑ＋＋Ｑ、は、マル
チェ（ツタのｎｐｎ）ランジスタ、Ｑ、’、Ｑ、ばｐｎ
ｐ）ランジスタ、Ｌｗ＋ Ｉ ＬＷ−レエワード線、Ｌ
Ｂはビットシｆである。Ｑ、がＯＮしている場合、ｐｎ
ｐ）ランジスタＱ、もＯＮｔ、、メモリセルのＯＦＦ側
のトランジスタのコレクタ電位■。１はＱ３のＶ。Ｅｓ
ａｔでＬＷ十の’ｌｊｊ：位からクランプ′される。Ｏ
Ｎ側のトランジスタＱ１のコレクタ電位ｖｃｏばＱ、の
Ｖ ｓ Ｆ４ ”ＨＬ圧でＬｗ＋からクノン７’す」ｔ
”’（いる。すなわち、メモリセルの情ｔ１は■Ｃ１−
■ｃ０＝■ＢＥ Ｖｃｇｓａｔで与えられる。メモリ
セルσ）保持状態から選択状態への移行は、Ｌい、中電
位を弓１上げることで行なわれる。すなわち、Ｌ、、、
中電位を引上げると、ルを出し電流工８がＯＮ側のトラ
ンジスタＱｓｔＱ４を流れ、情報の読出しが可能と７！
る。第５図に、保持状態から選択状態に移行する時の、
ｖｏ、。
３図にｐｎｐ負荷形メモリーヒル、第４図に第３図のメ
モリセルの要部構造断面図を示す。Ｑ＋＋Ｑ、は、マル
チェ（ツタのｎｐｎ）ランジスタ、Ｑ、’、Ｑ、ばｐｎ
ｐ）ランジスタ、Ｌｗ＋ Ｉ ＬＷ−レエワード線、Ｌ
Ｂはビットシｆである。Ｑ、がＯＮしている場合、ｐｎ
ｐ）ランジスタＱ、もＯＮｔ、、メモリセルのＯＦＦ側
のトランジスタのコレクタ電位■。１はＱ３のＶ。Ｅｓ
ａｔでＬＷ十の’ｌｊｊ：位からクランプ′される。Ｏ
Ｎ側のトランジスタＱ１のコレクタ電位ｖｃｏばＱ、の
Ｖ ｓ Ｆ４ ”ＨＬ圧でＬｗ＋からクノン７’す」ｔ
”’（いる。すなわち、メモリセルの情ｔ１は■Ｃ１−
■ｃ０＝■ＢＥ Ｖｃｇｓａｔで与えられる。メモリ
セルσ）保持状態から選択状態への移行は、Ｌい、中電
位を弓１上げることで行なわれる。すなわち、Ｌ、、、
中電位を引上げると、ルを出し電流工８がＯＮ側のトラ
ンジスタＱｓｔＱ４を流れ、情報の読出しが可能と７！
る。第５図に、保持状態から選択状態に移行する時の、
ｖｏ、。
ＶＣＯ電位を示す。ＬＷ十定電位上昇した場合、ＶＣＩ
電位はＱ、のコレクタ応答で与えられ、ＶＣＯはＱｓ’
Ｄペース応答で与えられる。一般的に、コレクタ応答は
、ベース応答に比し、遅いため、過渡状態では、第５図
のＡ点で示したようにＶ。１ ■ｃｏ電位差が減少す
る。メモリセルの安定動作のためには、ＶＣＩ ’Ｃ
Ｏの電位差を充分大きくする必要がある。
電位はＱ、のコレクタ応答で与えられ、ＶＣＯはＱｓ’
Ｄペース応答で与えられる。一般的に、コレクタ応答は
、ベース応答に比し、遅いため、過渡状態では、第５図
のＡ点で示したようにＶ。１ ■ｃｏ電位差が減少す
る。メモリセルの安定動作のためには、ＶＣＩ ’Ｃ
Ｏの電位差を充分大きくする必要がある。
ＶＣＩの応答速度は、ｐｎｐトランジスタの順方向電流
利得ｈＦＥを犬にすることで、速くすることが可能であ
る。本実施例では、ｐｎｐ）ランゾヌタのｈＦＦ。
利得ｈＦＥを犬にすることで、速くすることが可能であ
る。本実施例では、ｐｎｐ）ランゾヌタのｈＦＦ。
を１以上に設定することで安定動作を得ている。
ｈＦＥの上限は、書込み特性により決定される。すなわ
ち、ｈＦＥを大きくした場合、ｖｏ１の応答は速くなり
、メモリセルは安定に動作する。しかしながら、第３図
に示したＱｌのコレクタ・ベースの飽和が深くなり、書
込み特性が悪化する。
ち、ｈＦＥを大きくした場合、ｖｏ１の応答は速くなり
、メモリセルは安定に動作する。しかしながら、第３図
に示したＱｌのコレクタ・ベースの飽和が深くなり、書
込み特性が悪化する。
通常、書込み動作（係、センス用トランジスタＱｓｔＱ
６に対し、Ｑ、のベース電位を■。１以上に上げ、Ｑ６
のベース電位なＶ。。以下に下げることで行なわれる。
６に対し、Ｑ、のベース電位を■。１以上に上げ、Ｑ６
のベース電位なＶ。。以下に下げることで行なわれる。
この時、Ｑ２から■８が流れて、Ｑ２がＯＮするがＱ、
のｈＦＥが大きい場合、■、はＯＮしているＱ３から供
給されるため、Ｑ４のトランジスタがＯＮＬない状態の
ままとなる。すプよりち、セル反転が行なわれず、書込
みされな（・。反転する場合でも、反転する時定数が大
きく、書込みのパルス巾が大きくなり、高速動作は不６
丁能になる。
のｈＦＥが大きい場合、■、はＯＮしているＱ３から供
給されるため、Ｑ４のトランジスタがＯＮＬない状態の
ままとなる。すプよりち、セル反転が行なわれず、書込
みされな（・。反転する場合でも、反転する時定数が大
きく、書込みのパルス巾が大きくなり、高速動作は不６
丁能になる。
ここから ｈオの上限は１０以下に設定することが重要
となる。一般的に、ラテラルｐｎｐトランジスタのｈＦ
Ｅのコレクタ電流依存性は第６図の特性図に示すように
なる。すなわちｈＦＥのコレクタ′電流依存性が太きい
。メモリセルの選択時のような過渡現象では、ｐｎｐト
ランジスタを流れる電流は小さく、ｈＦＦ、はピーク値
でもって代表するのが妥当である。
となる。一般的に、ラテラルｐｎｐトランジスタのｈＦ
Ｅのコレクタ電流依存性は第６図の特性図に示すように
なる。すなわちｈＦＥのコレクタ′電流依存性が太きい
。メモリセルの選択時のような過渡現象では、ｐｎｐト
ランジスタを流れる電流は小さく、ｈＦＦ、はピーク値
でもって代表するのが妥当である。
次に、１から１０のｈＦＥを実現する実施例を説明する
。第４図において、１はＮ形エピタキシャル層、２およ
び３はＰ膨拡散層である。ラテラルｐｎｐトランジスタ
は、２をエミッタ、１をベース、３をコレクタとして形
成される。２と３の間隔はベース巾（ＷＢ）となる。ｈ
ＦＥを決定する主要パラメータは、■の厚さと濃度、及
びベース巾（ＷＢ）である。通常ＷＢが小さい程ｈＦＥ
は大きくなる。実施例では、１の厚さを１０〜１．５μ
ｍ、不純物濃度を３Ｘ１０”〜３Ｘ１０１５側−２、Ｗ
Ｂを１．０〜２．５μｍに設定することで得られる。ｈ
ＦＦ、を大きくするために、エミッタとなる２の領域の
濃度及び拡散深さを３の領域より大きくすることも可能
である。このような構成では、同一コレクタ島内に形成
でき、専有面積を小さくすることが可能となり、高集積
化に効果が犬である。
。第４図において、１はＮ形エピタキシャル層、２およ
び３はＰ膨拡散層である。ラテラルｐｎｐトランジスタ
は、２をエミッタ、１をベース、３をコレクタとして形
成される。２と３の間隔はベース巾（ＷＢ）となる。ｈ
ＦＥを決定する主要パラメータは、■の厚さと濃度、及
びベース巾（ＷＢ）である。通常ＷＢが小さい程ｈＦＥ
は大きくなる。実施例では、１の厚さを１０〜１．５μ
ｍ、不純物濃度を３Ｘ１０”〜３Ｘ１０１５側−２、Ｗ
Ｂを１．０〜２．５μｍに設定することで得られる。ｈ
ＦＦ、を大きくするために、エミッタとなる２の領域の
濃度及び拡散深さを３の領域より大きくすることも可能
である。このような構成では、同一コレクタ島内に形成
でき、専有面積を小さくすることが可能となり、高集積
化に効果が犬である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨な逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨な逸脱しない範囲で種々変更可能
であることはいうまでもない。
第１図はダイオードクランプ形メモリセル回路図、
第２図はｐｎｐクランプ形メセメモリセル回路図３図は
マルチエミッタｎｐｎ）ランジスタを用いたｐｎｐクラ
／プ形メセメモリセル回路図４図は第３図のＱ４，９７
部の構造断面図、第５図は第３図のメモリセルの動作波
形図、第６図はｐｎｐトランジスタの順方向電流利得の
コレクタ電流依存性を示す特性図である。′１・・・Ｎ
形エピタキシャル層、２ ｐｎｐトランジスタのエミ
ッタとなるｐ影領域、３・・ｐｎｐトランジスタのベー
ス及びｎｐｎトランジスタのベースとなるｐ影領域、４
・素子分離用の厚い二酸化シリコン膜、５・・Ｎ形の
埋込層、６・・・ｎｐｎ トランジスタのエミッタとな
るｎ影領域、７・・ｎｐｎトランジスタのコレクタ及び
ｐｎｐトランジスタのベースの引出しのためのｎ影領域
。 第１頁の続き ０発 明 者 松村謙三 小平市上水本町１４７９番地日立マ イクロコンピュータエンジニア リング株式会社内 ■出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地
マルチエミッタｎｐｎ）ランジスタを用いたｐｎｐクラ
／プ形メセメモリセル回路図４図は第３図のＱ４，９７
部の構造断面図、第５図は第３図のメモリセルの動作波
形図、第６図はｐｎｐトランジスタの順方向電流利得の
コレクタ電流依存性を示す特性図である。′１・・・Ｎ
形エピタキシャル層、２ ｐｎｐトランジスタのエミ
ッタとなるｐ影領域、３・・ｐｎｐトランジスタのベー
ス及びｎｐｎトランジスタのベースとなるｐ影領域、４
・素子分離用の厚い二酸化シリコン膜、５・・Ｎ形の
埋込層、６・・・ｎｐｎ トランジスタのエミッタとな
るｎ影領域、７・・ｎｐｎトランジスタのコレクタ及び
ｐｎｐトランジスタのベースの引出しのためのｎ影領域
。 第１頁の続き ０発 明 者 松村謙三 小平市上水本町１４７９番地日立マ イクロコンピュータエンジニア リング株式会社内 ■出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地
Claims (1)
- 【特許請求の範囲】 １、負荷にｐｎｐトランジスタを用い、２個の交差結合
されたｎｐｎ）ランジスタで構成された、フリップフロ
ップ回路よりなる双安定貯蔵セルにおいて、上記負荷ｐ
ｎｐトランジスタは半導体基体に対し横方向に形成され
、上記ｎｐｎトランジスタは半導体基体に対して縦方向
に形成され、上記ｎ ｐ ｎ トランジスタのベース、
コレクタはそれぞれその負荷ｐｎｐトランジスタのコレ
クタ、ベースに接続され、上記負荷ｐｎｐトランジスタ
のエミッタはワード線に接続されてなり、上記負荷ｐｎ
ｐ）ランジスタの順方向電流利得をピーク値において１
〜１０となるように構成したことを特徴とする半導体貯
蔵セル。 ２、上記ｎｐｎ ）ランジスタはマルチエミッタ構成で
あることを特徴とする特許請求の範囲第１項記載の半導
体貯蔵セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018927A JPS59145568A (ja) | 1983-02-09 | 1983-02-09 | 半導体貯蔵セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018927A JPS59145568A (ja) | 1983-02-09 | 1983-02-09 | 半導体貯蔵セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59145568A true JPS59145568A (ja) | 1984-08-21 |
Family
ID=11985259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58018927A Pending JPS59145568A (ja) | 1983-02-09 | 1983-02-09 | 半導体貯蔵セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59145568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108767A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | メモリ回路素子 |
| EP0363973A2 (en) * | 1988-10-14 | 1990-04-18 | Nec Corporation | Semiconductor memory device |
-
1983
- 1983-02-09 JP JP58018927A patent/JPS59145568A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108767A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | メモリ回路素子 |
| EP0363973A2 (en) * | 1988-10-14 | 1990-04-18 | Nec Corporation | Semiconductor memory device |
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