JPS5827599B2 - シユウセキカイロメモリ - Google Patents

シユウセキカイロメモリ

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JPS5827599B2
JPS5827599B2 JP50106101A JP10610175A JPS5827599B2 JP S5827599 B2 JPS5827599 B2 JP S5827599B2 JP 50106101 A JP50106101 A JP 50106101A JP 10610175 A JP10610175 A JP 10610175A JP S5827599 B2 JPS5827599 B2 JP S5827599B2
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Description

【発明の詳細な説明】 本発明は集積回路メモリに関する。
デジタルメモリの設計、製作及び応用においては種々の
重要な特性がある。
これらの特性としては、経費、製造の容易さ、大量生産
性、回路密度、電力消費、信頼性、動作速度があげられ
る。
これらの特性のすべては使用される物理的構造と製造の
方法によって左右される。
理想的には、低電力で高速を持ち信頼性の高い物理構成
のものが、容易に製造でき、従って低コストであること
である。
メモリは多数の複数ビット語と、メモリへの外部接続と
を有する。
この接続は、電源線の他に、メモリの各語ごとに１本の
語線と、メモリの複数個の語のビット毎に１本又は１対
（ｂｉｔとｂｉｔ）のビット線を含んでいる。
本発明に従えば、集積回路メモリのセル（１データビツ
トのための構成）は相互に接続された２つの同一の半分
（半セル）から成り、各半セルは表面金属接続なしに集
積回路化されている。
メモリは半導体から構成され、この半導体は１つの導電
型を持ったエピタキシャル層を含み、該層は反対導電型
を持った半導体基板を覆っている。
該基板内では第１の導電型を持った分離層が拡散によっ
て前もって作られ、語線を形成している。
各半セルは縦形トランジスタ、たとえば垂直方向にｎｐ
ｎ となっているトランジスタを含み、このトランジ
スタのコレクタはエピタキシャル層の露出した表面に形
成されている。
また半セルは横形電流源トランジスタ、たとえば横方向
にｐｎｐとなったトランジスタも含んでいる。
縦形トランジスタの各々のコレクタ領域は２つの金属接
点を有し、その１つはビット線に接続されるショツ１−
キ・ダイオードを形成し、他の１つは２つの半セルのた
すき掛は接続を行うためのオーム性接続を形成している
。
電力は、エピタキシャル層内に拡散された線路より印加
され、該線路は横形電流源トランジスタのエミッタを構
成している。
また電力は語線を介して電源に戻る。電流源トランジス
タはそれぞれの語線に接続され、語線によって制御され
る。
ある語をアクセスするために語線にパルスを印加すると
、その語のセルの状態に応じてビット線の電圧にシフト
が生じると同時に、電流源トランジスタによって供給さ
れている電流も増加する。
本発明に従って構成されたメモリセルは半導体内で小さ
な領域しか使わず、量産可能であり、電力消費が少なく
、高速動作が可能という利点がある。
さらに、本発明の特徴に従えば、セルを構成する同一の
半分すなわち半セルは縦形トランジスタを含んでおり、
この１〜ランジスタは１つの導電型を持ったエピタキシ
ャル層内に形成されている。
エピタキシャル層においては、反対導電型を持った第１
の領域がエピタキシャル層の露出した表面から基板にま
で拡張しており、そのエピタキシャル層を囲む部分にお
いて、反対導電型を持ったベース領域が、エピタキシャ
ル層の表面から離れた位置においてイオン注入によって
形成されている。
横形の電流源トランジスタは該反対導電型の該拡張領域
と、該拡張領域とは離れているが動作内に関連を持った
別の拡張領域と、これら２つの拡張領域を分離している
エピタキシャル層の部分とにおいて構成されている。
このように構成されたメモリトランジスタは、注入ベー
ス領域の良好な不純物特性のために良好な電気的特性を
示す。
注入でベース領域を作ることにより、エピタキシャル層
の上面及び下面に関して対称的な不純物特性を与えるこ
とができる。
従って、縦形メモリ・トランジスタは、そのコレクタを
エピタキシャル層の露出した表面に設けても電気的特性
を劣化させることなく動作する。
第１図に示されているようなメモリ・セルが１語当りｍ
ビットの語を０語含むデジタル・メモリに使用される。
第１図の語線１０１は、図示されていないアクセス回路
によって励起され、語線は語のｍビットの全てに共通で
ある。
２本のビット線（ビット及びビット）は、図には示され
ていない読み出し及び書き込み回路に接続されている。
ビット線はメモリの各語の対応するビットを供給する。
従って各メモリ語がｍビットを含んでいる時、ビット線
はｍ対ある。
語線及びビット線を励起するための信号源及び、ビット
線からの受信信号のための信号源の回路は本発明を理解
するのに本質的なものではないのでここでは述べない。
そのような細部を示しても本発明をあいまいにするだけ
であり、本発明を理解するためには、語線及びビット線
上に生ずる信号の性質を理解すれば充分である。
そのような性質については、第１図の回路の動作の説明
を行う時に記述する。
第１図において、トランジスタＴ１及びＴ２は各々の電
流源トランジスタＴ３及びＴ４とともに直接たすき掛は
結合されたフリップフロップ回路を構成している。
そのフリップフロップ回路の半分は、メモリ・トランジ
スタ例えばＴ１と、電流源トランジスタ例えばＴ３と、
出力ダイオード例えばＳＤｌとを含んでおり、第１図の
セルの他の半分は、メモリ・トランジスタＴ２、電流源
トランジスタＴ４及び出力ダイオードＳＤ２を含んでい
る。
セルの半分の素子は表面金属膜なしに内部接続されて、
セルの半分を形成している。
２つの半分は、たすき掛は線１０４及び１０５によって
内部接続されているが、ピント線１０２及び１０３及び
語線１０１は各々セル装置に直接接続されている。
そのような外部接続については第２図について述べる際
に説明する。
第１，２及び３図に示したメモリ・トランジスタＴ１及
びＴ２は、ショットキーダイオード・クランプされたト
ランジスタとして示されている。
しかし、これは、第１図の回路構成において随意に選ぶ
ことができ、メモリ・トランジスタＴＩ、Ｔ２はクラン
プ・ダイオードの有無にかかわらず作成することができ
る。
第１図のセルは端子１０６に印加されるべき正電位（Ｖ
ｃｃ）を必要とする。
電力は、夫々の電流源トランジスタＴ３及びＴ４によっ
てメモリ・セル・トランジスタＴ１及びＴ２に供給され
る。
第１図に示したように、電流源トランジスタＴ３及びＴ
４のベース１０γ及び１０８は、語線１０１の電位によ
って制御されるように接続されている。
これらのトランジスタは、読み出し及び書き込みの際に
語がアクセスされる時を除いて、常時導通状態に保持さ
れているが、メモリ内の電力消費を最小にするように、
トランジスタＴ３及びＴ４の導通は低い値に保持されて
いる。
この低い電流値は必要なセルの安定した動作に十分なも
のである。
典型的には、語線１０１はパルスを受けて、セルの読み
出し及び書き込みに相当する値までトランジスタＴ３及
びＴ４を介してその電流値を増加させ、トランジスタＴ
１及びＴ２のコレクタ１０９及び１１０に生じる電圧を
シフトさせる。
セルの内容を読み出す目的でメモリ・セルがアクセスさ
れると、ビット線１０２及び１０３に接続された回路は
、この２つの線の間の電位差を読み取って、アクセスさ
れたメモリ・セルの状態を決定する。
ビット線１０２及び１０３における電位は、夫々トラン
ジスタＴ１及びＴ２のコレクタ１０９及び１１０におけ
る電位を反映している。
２個のトランジスタＴ１及びＴ２のうちの１個は導通状
態であり、そのコレクタの電位は語線１０１の電位に近
い電位にある。
この１対のトランジスタのうちの他の一方は、非導通状
態にあり、そのコレクタの電位は語線１０１の電位より
実質的に高い。
ショットキー・ダイオードＳＤＩ及びＳＢ２はそれぞれ
のビット線からメモリ・セルを切りはなす働きをし、そ
のため語線がパルスを受けたメモリ・セルのみが関連す
るビット線例えば１０２゜１０３にその状態を反映させ
ることができる。
第１図に示したようなメモリ・セルに新しい情報を書き
込むためには語線１０１へのパルスの印加と同時に、２
本のビット線対のうちの１本にパルスを印加してメモリ
・セルを所定の状態にすることである。
上記の動作の様子は、メモリ・セルに情報の読み出し及
び書き込みを行う従来のメモリの動作と同じものである
。
第４図において２語の各々のセルをこれらのセルに共通
のビット線に接続する方法が示されている。
第４図の語は任意に’Ｗｌ”及びＷ２“と記号かけされ
ており、また１ビツトがビット１及びビット１に対応し
てＢ１及びＢ２と記号かけされている。
前述のように読み出し又は書き込みにおいて語は対応す
る語線、例えば語線Ｗ１にパルスを印加することによっ
てアクセスされる。
上記のような動作モードにおいては線Ｂ１及びＢ２の間
の電位差が観測されて、アクセスされた語の対応するセ
ルの状態か判定される。
もし語線へのパルスの印加と同時に両方のビット線上の
電流がパルス状に増加されるとメモリ読み出し速度を速
めることができる。
メモリ・セルを読み出す場合の典型的なシーケースの時
間関係が第５図に示されている。
第５図においては後述する第６図と同様信号の振幅は正
しいスケールでは書かれていない。
第５図に示したように語線にはパルス幅Ｄ１の負方向パ
ルスが印加される。
Ｂ２と記した時間間隔は、ビット線にパルスが印加され
る前にセルの電流源トランジスタＴ３及びＴ４が高電流
状態に到達する時間を示している。
第５図の第２行に示したようにビット線Ｂ１及びＢ２上
の電流はＢ３で示した時間間隔だけ増加される。
この時間間隔はＤｌ中に生じるが時間間隔Ｄ２が終了し
た後に生じる。
ビット線Ｂ１及びＢ２の上の信号は導体４０３に印加さ
れるウィンドウ信号によって付勢される差動ゲート増幅
器によって中断される。
このウィンドウ信号は第５図の第３番目に示したように
Ｂ３より短い時間間隔Ｄ４を持っており、Ｄ３間隔の中
央に位置するよう構成されている。
差動ゲート増幅器４０２の出力は第５図の４番目に示し
たような時間関係において、出力４０４に発生する。
前記のように本発明の図示の実施例に従ったメモリ格子
によって消費される電力の総計は語線に印加される電位
によって電流源トランジスタＴ３及びＴ４を制御するこ
とによって比較的低い値に保持されている。
第５図に示したようにこのようなモードの動作を行うと
、メモリ・トランジスタＴ１及びＴ２がビット線Ｂ１及
びＢ２に印加される電流によって不都合な影響を受けな
いために時間Ｄ２の間にこれらのトランジスタＴ１及び
Ｔ２が充分大きな電流導通状態になっていなければなら
ないという点で欠点を持つ。
電力消費量を増してもよいという条件を入れればトラン
ジスタＴ３及びＴ４を常時高導通状態にし、それによっ
て時間Ｄ２を減少できることに注意すべきである。
メモリ・セルに新しい情報を書き込む際に使用される信
号の時間関係を第６図に示す。
第６図の第１行に示した負方向信号は時間間隔Ｄ１を持
ち、第５図の第１行に示した信号と対応しており、メモ
リの語をアクセスするのに使用される。
第６図の第２行に示した信号は、アクセスされた語の対
応するセルに情報を書き込む際に線Ｂ１又はＢ２に選択
的に印加される。
書き込みにおいて使用されビット線の１本に印加される
電流は、読み出し中にその線に印加される電流よりも大
きいことに注意すべきである。
線Ｂ１に印加された正パルスは対応するセルのメモリ・
トランジスタＴ２を導通状態にさせ、逆にメモリ・トラ
ンジスタＴ１をを導通状態でなくする。
同様に線Ｂ２に印加される正信号により、メモリ・トラ
ンジスタＴ１が導通状態になり、メモリ・トランジスタ
Ｔ２が導通状態から出される。
第６図に示したように、書き込み信号は時間Ｄ２だけ遅
延させる必要はなくアクセスパルスのＤ１時間中の任意
の時刻に印加することができる。
第１図の素子に付した英字符号は、第１図に示したよう
な回路の複数個の構成を理解するのに役立つように第２
図及び第３図においても繰り返して使用している。
第２図は２語の各２セルの構成を示すメモリ・アレンジ
メントを上面から見た図であり、第３図の断面図を理解
することにより第２図はより明確になろう。
第３図において、半導体は基板３０１とそれに被膜され
たエピタキシャル層３０２とから戒っている。
第１，２及び３図の実施例においては、半導体基板はＰ
型であり、エピタキシャル層はＮ型であり、また、エピ
タキシャル層３０２を形成する前に、基板中はＮ十型領
域の層が拡散によって形成されている。
第２図において、語線２０１は第２図の上部２個のセル
の領域中にＮ＋と記された破線内に横たわる領域によっ
て示されている。
第２図及び第３図に示したように、２個のＰ十領域２０
４及び２０５があり、それらは、エピタキシャル層の露
出した表面から基板にまで達している。
これらのＰ十領域は語線２０１．例えば２０３、の上に
かかつているエピタキシャル層の部分の外側に形成され
ており、エピタキシャル層内の隣接する語と語の間の分
離機能を持っている。
前述のように、第３図の断面図は、第２図中の断面線に
よって示したようにトランジスタＴ２とＴ４との構造に
関して示している。
従って第３図ではトランジスタＴ２が左側にくるように
トランジスタＴ２及びＴ４の構造を側面から見ている。
前記のごとく、トランジスタＴ１及びＴ２はたすき掛は
結合されてフリップフロップを形成しているメモリ・ト
ランジスタであり、トランジスタＴ３及びＴ４はそれら
に対応するメモリ・トランジスタのための電流源トラン
ジスタである。
また、前記のごとく、メモリ・トランジスタＴ１及びＴ
２は縦形のトランジスタであり、トランジスタＴ３及び
Ｔ４は横形のトランジスタである。
第３図において、破線で示した２個の領域３１０及び３
１１がある。
これらの領域は、まっすぐ延びたＮ十領域又は、それと
は別の二酸化シリコンの領域を含んでいる。
都合の悪い横方向トランジスタ効果を防止するために、
隣接するセルの間を分離する適切な素子があれば、領域
３１０及び３１１は不要であるため、これらの領域は破
線で示されている。
Ｐ十領域２０６は、第２図の平面図と第３図の断面図に
示されているが、これは、縦形メモリ・トランジスタ、
たとえばトランジスタＴ２が形成されているエピタキシ
ャル層をかこんでいる。
トランジスタＴ２のベースはＰ影領域であり、これはイ
オン注入によって作られている。
このベースはＰ十領域２０６によってエピタキシャル層
の表面に接続されている。
トランジスタＴ２のコレクタは、注入されたベース領域
の上のエピタキシャル層内にあり、第３図の実施例では
３・つの金属接続がこのコレクタに対して行われている
。
最初の金属接続３１２は、トランジスタＴ２のコレクタ
とベースの間がショットキ・ダイオード接続となるよう
材質が選択されている。
すなわち、金属領域３１２はコレクタに対してショット
キ・ダイオード接続となり、Ｐ十領域２０６に対しては
オーム接続となっている。
このショットキダイオードはメモリ・トランジスタＴ２
にクランプ・ダイオード機能をＮ′加したものとなって
いる。
Ｔ２のコレクタに対する第２の金属接続３１３は、ショ
ットキ・ダイオードＳＤ２を与えるものてあ。
す、ｌ−ランジスタＴ２のコレクタと対応するビット線
ビット１０３とを接続する。
第３図に示したように小さなＮ十領域３１４があり、こ
れに対してオーム性金属接続３１５が成されている。
このオーム接続は、トランジスタＴ２のコレクタとトラ
ンジスタＴ１のベースとのたすき掛は接続となっている
。
第１図の横形電流源トランジスタＴ４は次のような素子
から戒る。
コレクタ及びエミッタはそれぞれ領域２０６及び２０７
の能動部分から成り、ベースは第３図のエピタキシャル
領域部３１６の能動部分から放る。
電源（Ｖｃｃ）は金属接続３１７によってエミッタ２０
７に印加される。
領域２０６はトランジスタＴ４のコレクタを成すととも
に、メモリ・トランジスタのベースへの接続にもなって
いるため、メモリ・トランジスタＴ２への電力供給のた
めの金属接続は不必要である。
ベース領域３１６の上の表面におけるＮ十領域２０８は
、表面を露出すると生じる少数キャリアの再結合を防止
するものであり、これによって横形電流源トランジスタ
の利点を増加させている。
以上の説明はトランジスタＴ２及びＴ４とショットキ・
ダイオードＳＤ２との構造に関するもので、これは第１
図に示したメモリ・セルの半分より成っている。
トランジスタＴ１及びＴ３とショットキ・ダイオードＳ
ＤＩに対応するセルの他の半分も語線２０３上に同様に
して構成できる。
しかし、第２図の平面図にも示したように、コレクタ領
域に対するショットキ・ダイオード接続とオーム性接続
の物理的な位置は両生部分で入れかわっていなければな
らない。
これは両生部分を簡単な金属接続で相互接続するためで
ある。
以上を要約すると次のようになる。
１ 集積回路メモリのためのメモリ・セルにおいて、 それぞれがベース、コレクタ及びエミッタを有し、直接
たすき掛は接続された第１及び第２のメモリ・トランジ
スタを含むフリップフロップと、 第１及び第２のビット出力線と、 第１及び第２のメモリ・トランジスタのコレクタをそれ
ぞれ該第１及び第２のビット出力線に結合する手段と、 それぞれがベース、コレクタ及びエミッタを有する第１
及び第２の電流源トランジスタとを含んでおり、該電流
源トランジスタのエミッタは相互に接続されて電圧源に
結合されており、該第１及び第２の電流源トランジスタ
のコレクタはそれぞれ該第１及び第２のメモリ・トラン
ジスタのベースに接続されており、さらに、該第１及び
第２のメモリ・トランジスタのエミッタと、該電流源ト
ランジスタのベースとに接続された語線が含まれている
。
２ 上記第１項記載の集積回路メモリのメモリ・セルに
おいて、該結合のための手段は該第１及び第２のメモリ
・トランジスタのコレクタに形成された第１及び第２の
ショットキ・ダイオードから成る。
３ 上記第１項に記載の集積回路メモリのメモリ・セ）
Ｉ／ニおいて、該第１及び第２のメモリ・トランジスタ
の各々はショットキ・ダイオードでクランプされたトラ
ンジスタから成る。
４ 集積回路メモリのためのメモリ・セルにおいて、該
セルが２つの同一の手部分からなり、各手部分は半面金
属による内部接続なしに集積化されているとともに、 ｎｐｎ メモリ・トランジスタと、 そのコレクタが該メモリ・トランジスタのコレクタと集
積化されて構成されているｐｎｐｎルミ流源トランジス
タ ビット線と、 該メモリ・トランジスタのコレクタに形成され該コレク
タと該ビット線とを接続するショットキ・ダイオードと
、 該メモリ・トランジスタのエミッタと該電流源トランジ
スタのベースとに直接接続された語線と、 該電流源トランジスタのエミッタとともに集積化されて
作られている電源線と、 電圧源を該電源線に印加するための端子手段と、 ２つの該手部分のメモリ・トランジスタのベース及びコ
レクタをたすき掛は接続してフリップフロップ回路を形
成するための表面金属接続手段とを含んでいる。
５ 集積回路メモリ格子のためのメモリ・セルにおいて
、 ショットキ・ダイオード・クランプされ、直接たすき掛
は接続された第１及び第２のトランジスタから成るフリ
ップフロップと、 第１及び第２のビット出力線と、 該第１及び第２のビット線と該第１及び第２のトランジ
スタのコレクタとの間にそれぞれ接続された第１及び第
２のショットキ・ダイオードと、 それぞれのエミッタが相互に接続されて電圧線に結合さ
れ、またそれぞれのコレクタが該第１及び第２の直接た
すき掛は接続されたトランジスタのコレクタにそれぞれ
接続されている第１及び第２の電流源トランジスタと、 該第１及び第２のたすき掛は接続されたトランジスタの
エミッタと該電流源トランジスタのベースとに接続され
た語線とが含まれている。
６ 集積回路メモリが、 並列で分離され１つの導電型をもつ複数個の語線が拡散
されている半導体基板とさらに該基板を覆っている該１
つの導伝率のエピタキシャル層とから成る基体内に形成
され、さらに、該メモリは、 メモリ語内のビット数に対応した数の複数個のビット線
と、 該語線の各々に関し各メモリ語内のビット数に対応した
複数個のセルとを含んでおり、該セルの各々は２つの相
互接続された手部分から成り、該半部分各々は該半導体
内で表面金属相互接続なしに構成されており、 該手部分は該エピタキシャル層内の第１の領域内に形成
された縦形メモリ・トランジスタを含み、該第１の領域
は露出した表面から該基板に該基板に向って拡張し、該
第１の領域をかこんでいる反対導電型の領域によって規
定され、該メモリ・トランジスタの各々は該エピタキシ
ャル層の露出した表面における第１の導伝率を持ったコ
レクタと、該エピタキシャル層の下面に隣接し該第１の
導電型を持ったエミッタと、イオン注入で作られ該エピ
タキシャル層の表面及び下面とは離されている逆の導電
型のベースとを含み、 該エピタキシャル層内に形成された横形電流源トランジ
スタが含まれ、 該トランジスタのコレクタ領域は該逆の導伝率を持った
該拡張領域の一部に形成され、エミッタは該逆の導電型
をもった別の拡張領域内で最初に述べた拡張領域とは離
され、しかも動作的には関連を持って形成され、ベース
は該逆の導電型の該拡張領域の中間であるエピタキシャ
ル層の能動部分に形成されており、 さらに、該逆の導電型を持った該第２の拡張領域に電圧
を印加するための手段と、該メモリ・トランジスタのコ
レクタに形成されて対応するビット線を該手部分に接続
するショットキ・ダイオードと、該メモリ・トランジス
タの該コレクタに対するオーム性接続と、該セルの１つ
の手部分の該オーム性接続を他の手部分のメモリ・トラ
ンジスタのベースに接続するための導体手段とが含まれ
ている。
【図面の簡単な説明】
第１図はメモリ・セルの回路図であり、第２図は第１図
の複数個のメモリセルのある可能なレイアウトを示し、
第３図は第１図の回路の一部の断面図であり、第４図は
２つの隣接した語の対応するビットを相互接続する回路
図を示すものであり、第５図はメモリ・セルから情報を
読み出す場合のタイミング図であり、第６図はメモリ・
セルに情報を書き込むためのタイミング図である。 図面の主要部分の符号の説明、 主要部分 符号

Claims (1)

  1. 【特許請求の範囲】 １１つの導電形を有し実質的に平行であるが相互に分離
    された複数個の語線が拡散されており且つ前記１つの導
    電形のエピタキシャル層に覆われている半導体基板と； 各々のメモリ語内のビット数に対応した数の複数個のビ
    ット線と； 各々のメモリ語内のビット数に対応した数の各語線用の
    複数個のセル；とを含む基体内に形成されている集積回
    路メモリにおいて、 前記セルの各々が相互接続された２つの同一の半セルか
    らなり、前記半セルの各々が電流源トランジスタとメモ
    リ・トランジスタとを含み、前記電流源１−ランジスク
    のコレクタが前記メモリ・トランジスタのベースに前記
    基体内で直接接続され、電流源トランジスタのベースが
    前記語線に基体内で直接接続され、前記メモリ・トラン
    ジスタのコレクタは前記ビット線にダイオードを介して
    接続され前記半セルの各々が前記半セルの各々の構成部
    分を相互接続する表面金属相互接続なしに前記基体内に
    形成されている集積回路メモリ。
JP50106101A 1974-09-03 1975-09-03 シユウセキカイロメモリ Expired JPS5827599B2 (ja)

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ES (1) ES440562A1 (ja)
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