JP2959003B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2959003B2 JP2959003B2 JP1333538A JP33353889A JP2959003B2 JP 2959003 B2 JP2959003 B2 JP 2959003B2 JP 1333538 A JP1333538 A JP 1333538A JP 33353889 A JP33353889 A JP 33353889A JP 2959003 B2 JP2959003 B2 JP 2959003B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は負荷素子がpnpトランジスタであり、バイポ
ーラ型でエミッタ・カップルド・ロジック（ECL）を用
いた半導体記憶装置に関する。
ーラ型でエミッタ・カップルド・ロジック（ECL）を用
いた半導体記憶装置に関する。
一般に、バイポーラECL RAMではメモリセルは一対のn
pnトランジスタと一対の負荷素子とからなるフリップフ
ロップ回路で構成されており、この負荷素子の構造を変
えることで使用目的に合致したメモリーを得ている。こ
れらの内で特に低消費電力並びに高集積化を実現できる
構造としてpnpトランジスタを用いる方法が知られてい
る。
pnトランジスタと一対の負荷素子とからなるフリップフ
ロップ回路で構成されており、この負荷素子の構造を変
えることで使用目的に合致したメモリーを得ている。こ
れらの内で特に低消費電力並びに高集積化を実現できる
構造としてpnpトランジスタを用いる方法が知られてい
る。
第２図はこの種の半導体記憶装置の従来例を示す回路
図である。
図である。
ワード線WT,WBの間に一対のnpnトランジスタTr1,Tr2
からなるフリップフロップを有し、Tr1,Tr2の各々の１
つのエミッタが読み出し／書き込み用エミッタ（以降、
R/W用エミッタと記す）としてディジット線D,に接続
され、他方のエミッタは情報保持用エミッタ（以降、Ho
ld用エミッタと記す）としてワード線WBに接続されてい
る。また、ベース及びコレクタはそれぞれpnpトランジ
スタTr3,Tr4のコレクタ及びベースに接続され、Tr3,Tr4
のエミッタはワード線WTに接続されている。
からなるフリップフロップを有し、Tr1,Tr2の各々の１
つのエミッタが読み出し／書き込み用エミッタ（以降、
R/W用エミッタと記す）としてディジット線D,に接続
され、他方のエミッタは情報保持用エミッタ（以降、Ho
ld用エミッタと記す）としてワード線WBに接続されてい
る。また、ベース及びコレクタはそれぞれpnpトランジ
スタTr3,Tr4のコレクタ及びベースに接続され、Tr3,Tr4
のエミッタはワード線WTに接続されている。
第３図は第２図の従来例の点線で示された部分の構造
を示す縦断面図である。
を示す縦断面図である。
ｐ型シリコン基板１上に埋込コレクタ層２、n-エピタ
キシャル層３を形成したのちｐ型拡散領域102,103、高
濃度ｎ型拡散領域101を順次形成することによって実現
されていた。ここで、４は素子分離用溝、100A,100B,10
0C,100D,100Eは電極配線接続用コンタクトである。領域
101,103,3,2で構成される縦型npnトランジスタと、領域
102,3,2,103で構成される横型pnpトランジスタは、第２
図に示したトランジスタTr1,Tr3にそれぞれ相当する。
以上説明した単体セルをアレイ状に配置し、さらに入出
力回路、読み出し／書き込み回路等周辺回路を付け加え
てメモリーチップが構成されている。
キシャル層３を形成したのちｐ型拡散領域102,103、高
濃度ｎ型拡散領域101を順次形成することによって実現
されていた。ここで、４は素子分離用溝、100A,100B,10
0C,100D,100Eは電極配線接続用コンタクトである。領域
101,103,3,2で構成される縦型npnトランジスタと、領域
102,3,2,103で構成される横型pnpトランジスタは、第２
図に示したトランジスタTr1,Tr3にそれぞれ相当する。
以上説明した単体セルをアレイ状に配置し、さらに入出
力回路、読み出し／書き込み回路等周辺回路を付け加え
てメモリーチップが構成されている。
上述した従来の半導体記憶装置はpnpトランジスタとn
pnトランジスタで構成されるpnpnトランジスタを利用し
たものであり、導通状態にある場合にはpnpトランジス
タ及びnpnトランジスタの両者とも飽和状態に追い込ま
れているわけである。従ってTr1のエミッタとコレクタ
の電位関係が逆転すると容易にトランジスタは逆動作を
起こしてしまい、エミッタから逆流入電流IRが流入し、
セルの状態に悪影響を及ぼすことになる。保持状態にあ
るセル、言い換えれば非選択状態のセルは、保持電流IH
を流すことによってその状態を保持しており、IHはWTか
らセルを通過してWBへ流れ、WBに接続されている定電流
源へと流れる。ここで前記のIRがR/W用エミッタから流
入するとWTからの電流はIH-IRと減少してしまうことと
なり、pnpnトランジスタの導通状態が不安定となる。pn
pnトランジスタの導通条件はpnpトランジスタ、npnトラ
ンジスタのエミッタ接地電流増幅率をβpnp、βnpnとす
るとβpnp・βnpn＞１が満されることであり、通常の場
合１μＡ以下の極めて低電流レベルでもこの条件は成立
するため、全消費電力を抑える目的から１セル当り１μ
Ａ程度になる様に設計している。つまりIRが0.数μＡ程
度の僅かな電流だとしてもセルの保持状態は極めて不安
定な状態となってしまう。
pnトランジスタで構成されるpnpnトランジスタを利用し
たものであり、導通状態にある場合にはpnpトランジス
タ及びnpnトランジスタの両者とも飽和状態に追い込ま
れているわけである。従ってTr1のエミッタとコレクタ
の電位関係が逆転すると容易にトランジスタは逆動作を
起こしてしまい、エミッタから逆流入電流IRが流入し、
セルの状態に悪影響を及ぼすことになる。保持状態にあ
るセル、言い換えれば非選択状態のセルは、保持電流IH
を流すことによってその状態を保持しており、IHはWTか
らセルを通過してWBへ流れ、WBに接続されている定電流
源へと流れる。ここで前記のIRがR/W用エミッタから流
入するとWTからの電流はIH-IRと減少してしまうことと
なり、pnpnトランジスタの導通状態が不安定となる。pn
pnトランジスタの導通条件はpnpトランジスタ、npnトラ
ンジスタのエミッタ接地電流増幅率をβpnp、βnpnとす
るとβpnp・βnpn＞１が満されることであり、通常の場
合１μＡ以下の極めて低電流レベルでもこの条件は成立
するため、全消費電力を抑える目的から１セル当り１μ
Ａ程度になる様に設計している。つまりIRが0.数μＡ程
度の僅かな電流だとしてもセルの保持状態は極めて不安
定な状態となってしまう。
また縦断面図を見れば分かる様に、ｐ型基板１をコレ
クターとする縦型のpnpトランジスタが寄生しており、
これが第２の問題の原因となる。ここで言う寄生pnpト
ランジスタとは、102をエミッタとし、２および３をベ
ース、１をコレクターとする縦型pnpトランジスタV-Trp
1と、103をエミッタとするV-Trp2の２つの寄生トランジ
スタである。これらの寄生トランジスタは選択セルへ情
報を書込む動作を行なう場合に悪影響を与える。書込み
時には102へWTから数百μＡの書込み電流IWが流れ込
み、R/W用エミッタからディジット線へ流出することに
なるが、V-Trp1のエミッタ接地電流増幅率βpr1が０で
ない限り基板１へ漏れる電流ILが存在し、WTにはIW＋IL
の電流が流れることになる。
クターとする縦型のpnpトランジスタが寄生しており、
これが第２の問題の原因となる。ここで言う寄生pnpト
ランジスタとは、102をエミッタとし、２および３をベ
ース、１をコレクターとする縦型pnpトランジスタV-Trp
1と、103をエミッタとするV-Trp2の２つの寄生トランジ
スタである。これらの寄生トランジスタは選択セルへ情
報を書込む動作を行なう場合に悪影響を与える。書込み
時には102へWTから数百μＡの書込み電流IWが流れ込
み、R/W用エミッタからディジット線へ流出することに
なるが、V-Trp1のエミッタ接地電流増幅率βpr1が０で
ない限り基板１へ漏れる電流ILが存在し、WTにはIW＋IL
の電流が流れることになる。
ここで、第２図に示す横型pnpトランジスタTr3は第３
図において102、２および３、103で構成されており、V-
Trp1のエミッタとTr3のエミッタは同一であるから、両
者のトランジスタのエミッタ接地電流増幅率の比により
IWとILとが決定される。通常の場合、数百μＡの電流レ
ベルになるとβpnp＜βrp1になってしまい、漏れ電流IL
の方がIWより大きくなってしまう。ILは完全に無効電流
であるから書込み時の消費電力増大を引き起こし、さら
にはWTにILを余分に流さなければならないため、この分
の電位ドロップ増大による選択セル、非選択セル間のマ
ージン縮小を引き起こすばかりでなく、非選択セルの情
報を破壊してしまうという重大な不具合点を持つ。この
点につき以下に説明する。
図において102、２および３、103で構成されており、V-
Trp1のエミッタとTr3のエミッタは同一であるから、両
者のトランジスタのエミッタ接地電流増幅率の比により
IWとILとが決定される。通常の場合、数百μＡの電流レ
ベルになるとβpnp＜βrp1になってしまい、漏れ電流IL
の方がIWより大きくなってしまう。ILは完全に無効電流
であるから書込み時の消費電力増大を引き起こし、さら
にはWTにILを余分に流さなければならないため、この分
の電位ドロップ増大による選択セル、非選択セル間のマ
ージン縮小を引き起こすばかりでなく、非選択セルの情
報を破壊してしまうという重大な不具合点を持つ。この
点につき以下に説明する。
基板１へ漏れたILは選択セル近傍の基板電位を上昇さ
せるが、隣りの非選択セル（保持状態セル）の基板電位
も影響を受けて上昇してしまう。基板電位の上昇に伴な
い、埋込コレクタ層の電位も相対的に上昇するため前述
のIRを大幅に増大させ保持不良を引き起こしてしまう。
つまり第２図におけるR/W用トランジスタの逆動作を起
し易くさせるように作用してしまうわけである。
せるが、隣りの非選択セル（保持状態セル）の基板電位
も影響を受けて上昇してしまう。基板電位の上昇に伴な
い、埋込コレクタ層の電位も相対的に上昇するため前述
のIRを大幅に増大させ保持不良を引き起こしてしまう。
つまり第２図におけるR/W用トランジスタの逆動作を起
し易くさせるように作用してしまうわけである。
さらに、前述の寄生pnpトランジスタV-Trp2が逆動作
を起こし、ILの一部をnpnトランジスタのベース層へ注
入するという現象も併発し、これもIRと同様に保持不良
の原因となる。
を起こし、ILの一部をnpnトランジスタのベース層へ注
入するという現象も併発し、これもIRと同様に保持不良
の原因となる。
次に動作速度の面から考えると、このメモリーセル形
式で最も問題となるのは書込みサイクル時間である。書
込み時には第３図においてpnpトランジスタのエミッタ1
02からホールが低濃度のｎ型エピタキシャル層３へ大量
に注入されるが、通常のエピタキシャル層の不純物濃度
は1016cm-3程度と低いためホールの寿命が長く、この領
域にホールの蓄積が発生する。蓄積されたホールは書込
みパルス幅TWPが終了したのちもnpnトランジスタ側へ拡
散によって流れてゆくため蓄積ホールが消えるまで書込
み後回復時間（TWR）が延びることになる。蓄積ホール
は濃度勾配による拡散と再結合によって失われるだけで
あるため、TWRを短くするには蓄積量を減らすのが唯一
の対策となる。しかしTWPは書込み電流IWが大きければ
大きい程速くなる。従ってTWPとTWRはトレードオフの関
係となり、結果的に書込みサイクルTC＝TWP＋TWRの改善
が思うにまかせない状況となっている。
式で最も問題となるのは書込みサイクル時間である。書
込み時には第３図においてpnpトランジスタのエミッタ1
02からホールが低濃度のｎ型エピタキシャル層３へ大量
に注入されるが、通常のエピタキシャル層の不純物濃度
は1016cm-3程度と低いためホールの寿命が長く、この領
域にホールの蓄積が発生する。蓄積されたホールは書込
みパルス幅TWPが終了したのちもnpnトランジスタ側へ拡
散によって流れてゆくため蓄積ホールが消えるまで書込
み後回復時間（TWR）が延びることになる。蓄積ホール
は濃度勾配による拡散と再結合によって失われるだけで
あるため、TWRを短くするには蓄積量を減らすのが唯一
の対策となる。しかしTWPは書込み電流IWが大きければ
大きい程速くなる。従ってTWPとTWRはトレードオフの関
係となり、結果的に書込みサイクルTC＝TWP＋TWRの改善
が思うにまかせない状況となっている。
以上説明した問題点のため、本形式のメモリーセルは
ショットキーバリアダイオード（SBD）を用いたメモリ
ーセルに比し消費電力、セル占有面積、ソフトエラー耐
性の面では圧倒的に勝っていながら、動作速度の点で大
きく劣っていたため、使用範囲が制限されていた。
ショットキーバリアダイオード（SBD）を用いたメモリ
ーセルに比し消費電力、セル占有面積、ソフトエラー耐
性の面では圧倒的に勝っていながら、動作速度の点で大
きく劣っていたため、使用範囲が制限されていた。
上記の問題点に関し、以下に述べる，，につい
て検討した。
て検討した。
メモリセルのnpnトランジスタの逆βを低下させIR
を減らす。寄生pnpトランジスタのβを低下させILを
減らす。ホール蓄積領域を減らすとともにホール寿命
を短くする。特には動作速度に最も影響を与えるから
である。
を減らす。寄生pnpトランジスタのβを低下させILを
減らす。ホール蓄積領域を減らすとともにホール寿命
を短くする。特には動作速度に最も影響を与えるから
である。
についてはｎ型エピタキシャル層の総体積が問題と
なるため、まず総体積を極力削ることを考え、第４図に
示すようにpnpトランジスタのエミッタ102Aとnpnトラン
ジスタのベース103Aを埋込コレクタ層２にぶつけた構造
とした。この構造をとった場合にはホールは3A領域にの
み注入されるだけであり、従来構造の数十分の１程度に
体積を減らせたため、セルの応答は速くなった。しかも
npnトランジスタのベースを従来より深く形成したため
逆βが２〜３分の１となり、の問題も解決された。し
かしながら寄生pnpトランジスタV-Trp1とV-Trp2のβが
２〜４倍に大きくなってしまい、ILが大幅増となったた
めに、保持特性が極めて悪化してしまうことが判明し
た。また深く形成することに伴ない横方向の制御性が悪
くなり、横型pnpトランジスタのベース幅WPのバラツキ
が大きくなってしまうということも判明した。これらか
ら埋込コレクタ層の幅は出来る限り拡げなければならな
いことと、エピタキシャル層を薄くし横方向の制御性を
向上させなければならないこととなった。これはnpnト
ランジスタのベース層を浅く形成することを意味し、β
増加を抑制するためベース層不純物濃度を増加させなけ
ればならないことを意味する。
なるため、まず総体積を極力削ることを考え、第４図に
示すようにpnpトランジスタのエミッタ102Aとnpnトラン
ジスタのベース103Aを埋込コレクタ層２にぶつけた構造
とした。この構造をとった場合にはホールは3A領域にの
み注入されるだけであり、従来構造の数十分の１程度に
体積を減らせたため、セルの応答は速くなった。しかも
npnトランジスタのベースを従来より深く形成したため
逆βが２〜３分の１となり、の問題も解決された。し
かしながら寄生pnpトランジスタV-Trp1とV-Trp2のβが
２〜４倍に大きくなってしまい、ILが大幅増となったた
めに、保持特性が極めて悪化してしまうことが判明し
た。また深く形成することに伴ない横方向の制御性が悪
くなり、横型pnpトランジスタのベース幅WPのバラツキ
が大きくなってしまうということも判明した。これらか
ら埋込コレクタ層の幅は出来る限り拡げなければならな
いことと、エピタキシャル層を薄くし横方向の制御性を
向上させなければならないこととなった。これはnpnト
ランジスタのベース層を浅く形成することを意味し、β
増加を抑制するためベース層不純物濃度を増加させなけ
ればならないことを意味する。
以上の検討からメモリセルの最適構造をほぼ決定する
ことが出来たわけであるが、この時に得られるnpnトラ
ンジスタのβは５〜15程度であった。しかしながらメモ
リセルアレイ以外の周辺回路においてはβとして100前
後の値が要求されるとともに、周辺回路の速度は主にコ
レクタ・ベース接合容量の値に左右されるため、ベース
層と埋込コレクタ層がぶつかるのは絶対に避けねばなら
ないことも事実であった。従って周辺回路領域とメモリ
セルアレイ領域とを最適化し速度向上を計るにはそれぞ
れ異なる構造設計をすべきであるとの結論に達したわけ
である。
ことが出来たわけであるが、この時に得られるnpnトラ
ンジスタのβは５〜15程度であった。しかしながらメモ
リセルアレイ以外の周辺回路においてはβとして100前
後の値が要求されるとともに、周辺回路の速度は主にコ
レクタ・ベース接合容量の値に左右されるため、ベース
層と埋込コレクタ層がぶつかるのは絶対に避けねばなら
ないことも事実であった。従って周辺回路領域とメモリ
セルアレイ領域とを最適化し速度向上を計るにはそれぞ
れ異なる構造設計をすべきであるとの結論に達したわけ
である。
本発明の半導体記憶装置は、 相互のコレクタとベースとが交差接続された一対の第
１の縦型npnトランジスタと第１の縦型npnトランジスタ
のｎ型コレクタ領域及びｐ型ベース領域を各々ベース領
域及びコレクタ領域とする横型pnpトランジスタとから
構成されるフリップフロップ回路を単位メモリセルとし
たメモリセルアレイ領域と、ボンディングパッド領域を
含み抵抗、ダイオード、第２の縦型npnトランジスタか
らなる周辺回路領域とで構成される半導体記憶装置にお
いて、 第１の縦型npnトランジスタのベース層の不純物濃度
を第２の縦型npnトランジスタのベース層の不純物濃度
に比し濃くし、 第１の縦型npnトランジスタの第１の埋込コレクタ層
形成に用いられた第１の不純物の拡散定数が第２の縦型
npnトランジスタの埋込コレクタ層形成に用いられた第
２の不純物の拡散定数より大とし、 第１の縦型npnトランジスタのベース層及び横型pnpト
ランジスタのエミッタ領域が第１の埋込コレクタ層に接
するように設けられている。
１の縦型npnトランジスタと第１の縦型npnトランジスタ
のｎ型コレクタ領域及びｐ型ベース領域を各々ベース領
域及びコレクタ領域とする横型pnpトランジスタとから
構成されるフリップフロップ回路を単位メモリセルとし
たメモリセルアレイ領域と、ボンディングパッド領域を
含み抵抗、ダイオード、第２の縦型npnトランジスタか
らなる周辺回路領域とで構成される半導体記憶装置にお
いて、 第１の縦型npnトランジスタのベース層の不純物濃度
を第２の縦型npnトランジスタのベース層の不純物濃度
に比し濃くし、 第１の縦型npnトランジスタの第１の埋込コレクタ層
形成に用いられた第１の不純物の拡散定数が第２の縦型
npnトランジスタの埋込コレクタ層形成に用いられた第
２の不純物の拡散定数より大とし、 第１の縦型npnトランジスタのベース層及び横型pnpト
ランジスタのエミッタ領域が第１の埋込コレクタ層に接
するように設けられている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）は本発明の半導体記憶装置の一
実施例を示す縦断面図であり、第１図（ａ）はメモリセ
ル部を、第１図（ｂ）は周辺回路部をそれぞれ示してい
る。
実施例を示す縦断面図であり、第１図（ａ）はメモリセ
ル部を、第１図（ｂ）は周辺回路部をそれぞれ示してい
る。
本実施例は、埋込コレクタ層2A,2Bが設けられたｐ型
シリコン基板上にｎ型エピタキシャル層３を設け、ｐ型
拡散層102B,103B,104を順次設け、電極配線接続用コン
タクト100A〜100Hが設けられているというものである。
なお４は素子分離用の溝であり、絶縁膜５によって充填
されている。ここで埋込コレクタ層2Bを現像剤するため
に用いられた不純物の拡散定数が2Aのそれに比べ大きい
ことを特徴としている。
シリコン基板上にｎ型エピタキシャル層３を設け、ｐ型
拡散層102B,103B,104を順次設け、電極配線接続用コン
タクト100A〜100Hが設けられているというものである。
なお４は素子分離用の溝であり、絶縁膜５によって充填
されている。ここで埋込コレクタ層2Bを現像剤するため
に用いられた不純物の拡散定数が2Aのそれに比べ大きい
ことを特徴としている。
次に第１図の実施例の形成工程について説明する。
メモリセル部と周辺回路部とに分け２回の不純物導入
工程を行ない、別々の不純物をドープする方法を取り、
例えば2A形成用としてSb原子を、2B用としてAs原子を公
知の塗布拡散法にてドーピングする。次にｎ型のエピタ
キシャル層３の成長を行なうとAs原子の方がSb原子に比
し拡散定数が大きいことから、エピタキシャル層中への
せり上りが大きく、結果的に図に示すようにメモリセル
部の方がｎ型のエピタキシャル層の厚さが薄くなる。ま
た同時に深さ方向の埋込コレクタ層の幅が大きくなる。
ここで2Aの深さ方向の幅を２μｍとした場合には、3Bの
それは３μｍ程度となる。また、ｐ型拡散層102B,103B
は2Bにぶつけるように形成し、104は2Aに接しないよう
に形成されており、しかも104と103Bを比較すると103B
の方が不純物濃度を高くしてあることも特徴としてい
る。これは前述の様に特性面からの要求によるものであ
るが、メモリセル部の方がエピタキシャル層の厚さが薄
いため、容易に2Bへぶつけることが出来るわけで、横方
向の制御性が良い。またセル部のnpnトランジスタのβ
は103Bの不純物濃度を変化させることにより容易に制御
出来る。実際に周辺回路部のエピタキシャル層厚を0.8
μｍ程度に設定した場合には、メモリセル部での厚さは
0.4μｍ程度となり、104のＢ原子の濃度を３×1018cm-3
程度にし、102B及び103BのＢ原子濃度として２×1019cm
-3程度とした場合、周辺回路部のnpnトランジスタのβ
は100程度になり、メモリセル部では５〜６程度にな
り、寄生pnpトランジスタのβは0.05以下の値とするこ
とが出来、漏れ電流ILを従来の10分の１以下に減少せし
め、またIRも従来の５分の１以下に抑えられた。
工程を行ない、別々の不純物をドープする方法を取り、
例えば2A形成用としてSb原子を、2B用としてAs原子を公
知の塗布拡散法にてドーピングする。次にｎ型のエピタ
キシャル層３の成長を行なうとAs原子の方がSb原子に比
し拡散定数が大きいことから、エピタキシャル層中への
せり上りが大きく、結果的に図に示すようにメモリセル
部の方がｎ型のエピタキシャル層の厚さが薄くなる。ま
た同時に深さ方向の埋込コレクタ層の幅が大きくなる。
ここで2Aの深さ方向の幅を２μｍとした場合には、3Bの
それは３μｍ程度となる。また、ｐ型拡散層102B,103B
は2Bにぶつけるように形成し、104は2Aに接しないよう
に形成されており、しかも104と103Bを比較すると103B
の方が不純物濃度を高くしてあることも特徴としてい
る。これは前述の様に特性面からの要求によるものであ
るが、メモリセル部の方がエピタキシャル層の厚さが薄
いため、容易に2Bへぶつけることが出来るわけで、横方
向の制御性が良い。またセル部のnpnトランジスタのβ
は103Bの不純物濃度を変化させることにより容易に制御
出来る。実際に周辺回路部のエピタキシャル層厚を0.8
μｍ程度に設定した場合には、メモリセル部での厚さは
0.4μｍ程度となり、104のＢ原子の濃度を３×1018cm-3
程度にし、102B及び103BのＢ原子濃度として２×1019cm
-3程度とした場合、周辺回路部のnpnトランジスタのβ
は100程度になり、メモリセル部では５〜６程度にな
り、寄生pnpトランジスタのβは0.05以下の値とするこ
とが出来、漏れ電流ILを従来の10分の１以下に減少せし
め、またIRも従来の５分の１以下に抑えられた。
以上説明したように本発明は、従来問題となっていた
寄生トランジスタによる基板への漏れ電流IL及びトラン
ジスタの逆動作に起因する逆流入電流IRを大幅に減少さ
せることができたばかりでなく、ホールの蓄積領域も数
10分の１に減らせることができたことにより、従来の半
分以下の速度でメモリーチップを動作させることができ
る効果がある。
寄生トランジスタによる基板への漏れ電流IL及びトラン
ジスタの逆動作に起因する逆流入電流IRを大幅に減少さ
せることができたばかりでなく、ホールの蓄積領域も数
10分の１に減らせることができたことにより、従来の半
分以下の速度でメモリーチップを動作させることができ
る効果がある。
第１図（ａ），（ｂ）はそれぞれ本発明の半導体記憶装
置の一実施例を示す縦断面図、第２図は従来例を示す回
路図、第３図は第２図の従来例の構造を示す縦断面図、
第４図は第３図は改良した従来例を示す縦断面図であ
る。 １……ｐ型シリコン基板、2A,2B……埋込コレクタ層、
３……ｎ型エピタキシャル層、４……素子分離用溝、５
……絶縁膜、101……高濃度ｎ型拡散層、102B,103B,104
……ｐ型拡散層、100A〜100H……電極配線接続用コンタ
クト。
置の一実施例を示す縦断面図、第２図は従来例を示す回
路図、第３図は第２図の従来例の構造を示す縦断面図、
第４図は第３図は改良した従来例を示す縦断面図であ
る。 １……ｐ型シリコン基板、2A,2B……埋込コレクタ層、
３……ｎ型エピタキシャル層、４……素子分離用溝、５
……絶縁膜、101……高濃度ｎ型拡散層、102B,103B,104
……ｐ型拡散層、100A〜100H……電極配線接続用コンタ
クト。
Claims (1)
- 【請求項１】相互のコレクタとベースとが交差接続され
た一対の第１の縦型npnトランジスタと第１の縦型npnト
ランジスタのｎ型コレクタ領域及びｐ型ベース領域を各
々ベース領域及びコレクタ領域とする横型pnpトランジ
スタとから構成されるフリップフロップ回路を単位メモ
リセルとしたメモリセルアレイ領域と、ボンディングパ
ッド領域を含み抵抗、ダイオード、第２の縦型npnトラ
ンジスタからなる周辺回路領域とで構成される半導体記
憶装置において、 第１の縦型npnトランジスタのベース層の不純物濃度を
第２の縦型npnトランジスタのベース層の不純物濃度に
比し濃くし、 第１の縦型npnトランジスタの第１の埋込コレクタ層形
成に用いられた第１の不純物の拡散定数が第２の縦型np
nトランジスタの埋込コレクタ層形成に用いられた第２
の不純物の拡散定数より大とし、 第１の縦型npnトランジスタのベース層及び横型pnpトラ
ンジスタのエミッタ領域が第１の埋込コレクタ層に接す
るように設けられていることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333538A JP2959003B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333538A JP2959003B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03194966A JPH03194966A (ja) | 1991-08-26 |
| JP2959003B2 true JP2959003B2 (ja) | 1999-10-06 |
Family
ID=18267170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1333538A Expired - Lifetime JP2959003B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959003B2 (ja) |
-
1989
- 1989-12-22 JP JP1333538A patent/JP2959003B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03194966A (ja) | 1991-08-26 |
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