JPH0313757B2 - - Google Patents
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- JPH0313757B2 JPH0313757B2 JP56052663A JP5266381A JPH0313757B2 JP H0313757 B2 JPH0313757 B2 JP H0313757B2 JP 56052663 A JP56052663 A JP 56052663A JP 5266381 A JP5266381 A JP 5266381A JP H0313757 B2 JPH0313757 B2 JP H0313757B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Description
【発明の詳細な説明】
本発明は半導体装置に関する。
バイポーラRAM集積回路は近年増々高集積度
化、高速化がすすみ日進月歩の進歩を見せてい
る。しかしながら1978年にいわゆるα線ソフトエ
ラーの問題が発見されて以来、高集積度、高速化
への順調な歩みにかなりの足なみの乱れと停滞が
見られた。このα線ソフトエラーは、チツプを収
納するパツケージ材料に含まれる微量のウラン
（Ｕ）やトリウム（Th）から放出されるα線によ
つて誘き起こされるものである。即ちウランやト
リウムのα崩壊によつて放出されるα線（Heの
原子核）のエネルギーは5MeVを中心に分布し、
最大9MeVに達する。従つてパツケージから放出
されるα線も、この程度のエネルギーを持ち得
る。5MeVのα線はシリコン中を約30μm走りこ
の間に1.4×106コの電子・正孔対を生成する。特
にｎ型コレクタ領域で生成された正孔はコレク
タ・基板接合に達すると、接合内電界に引かれて
基板へと流れていく。又該ｎ型コレクタ領域で生
成された電子及び基板内で生成し、コレクタ−基
板接合へ達し、接合内の電界によつてコレクタ側
へと引かれていつた電子はｎ型コレクタ領域を拡
散していく。この結果、コレクタから基板への電
流の流れが生じる。この為メモリセルの対のトラ
ンジスタの内のオフ側のトランジスタのコレクタ
の電位が下がりメモリセルの反転が起きるのであ
る。
化、高速化がすすみ日進月歩の進歩を見せてい
る。しかしながら1978年にいわゆるα線ソフトエ
ラーの問題が発見されて以来、高集積度、高速化
への順調な歩みにかなりの足なみの乱れと停滞が
見られた。このα線ソフトエラーは、チツプを収
納するパツケージ材料に含まれる微量のウラン
（Ｕ）やトリウム（Th）から放出されるα線によ
つて誘き起こされるものである。即ちウランやト
リウムのα崩壊によつて放出されるα線（Heの
原子核）のエネルギーは5MeVを中心に分布し、
最大9MeVに達する。従つてパツケージから放出
されるα線も、この程度のエネルギーを持ち得
る。5MeVのα線はシリコン中を約30μm走りこ
の間に1.4×106コの電子・正孔対を生成する。特
にｎ型コレクタ領域で生成された正孔はコレク
タ・基板接合に達すると、接合内電界に引かれて
基板へと流れていく。又該ｎ型コレクタ領域で生
成された電子及び基板内で生成し、コレクタ−基
板接合へ達し、接合内の電界によつてコレクタ側
へと引かれていつた電子はｎ型コレクタ領域を拡
散していく。この結果、コレクタから基板への電
流の流れが生じる。この為メモリセルの対のトラ
ンジスタの内のオフ側のトランジスタのコレクタ
の電位が下がりメモリセルの反転が起きるのであ
る。
これを更に回路図を用いて説明する。第１図に
おいてメモリセルのOFF側トランジスタQ1のコ
レクタノードＡにつく容量CTはコレクタ・基板
間接合容量をCCS、コレクタ・ベース間接合容量
をCCB、ベース・エミツタ接合容量をCBE、シヨツ
トキーダイオードSBDの接合容量をCSBDとすると
CT＝CCS＋CSBD＋2CCB＋2CBEとなる。今α線によ
りメモリセル内のコレクタ・基板接合近傍に誘起
される電子・ホール対電荷をΔQとすると、OFF
側トランジスタQ1のコレクタの電位変化ΔVは
ΔQ／CTとなる。メモリーセルのホールド電位VHは 0.3V近傍に設定されている為、この電位変化ΔV
を0.1V以下位に抑えないと、事実上、種々のゆ
らぎによりメモリセルの反転が起こつてしまうの
である。この電位変化ΔVを抑える為には電子・
正孔対電荷ΔQを小さくするか、メモリセルのコ
レクタに付く容量CTを大きくすればよい。前者
の電子・ホールド対電荷ΔQを小さくする為には
放射性物質含有量の少ないパツケージ材料の検討
やチツプ上にα線遮弊物質を付着するなどによつ
て、ある程度は可能である。しかしながらΔQ減
少による方法は、事実上限界があり完全な対策と
はなり得ない。後者の方法はメモリセルを構成す
るトランジスタの寸法を大きくすれば、CTは必
然的に大きくなるのであるが、単純にこれを行な
つたのでは微細パターン化による高集積度化、高
速化の方向と反することになる。今第２図の等価
回路に示す様にメモリセルのトランジスタのコレ
クタＡにつく容量CT＝CCS＋CSBD＋2CCB＋2CBEの
うち、CSBDと2CCBはメモリセルのノードＡとアド
レス線Ｗこの間の負荷抵抗Ｒに並列に入る為、ス
ピードアツプコンデンサの役目をしていることに
着目すれば、これらを、特に２倍のフアクターで
効いているコレクタ・ベース容量CCBを選択的に
増大せしめれば、α線ソフトエラーに対する余裕
度が増し、かつ高速化（アドレスアクセス時間の
改善）も同時に可能となる。
おいてメモリセルのOFF側トランジスタQ1のコ
レクタノードＡにつく容量CTはコレクタ・基板
間接合容量をCCS、コレクタ・ベース間接合容量
をCCB、ベース・エミツタ接合容量をCBE、シヨツ
トキーダイオードSBDの接合容量をCSBDとすると
CT＝CCS＋CSBD＋2CCB＋2CBEとなる。今α線によ
りメモリセル内のコレクタ・基板接合近傍に誘起
される電子・ホール対電荷をΔQとすると、OFF
側トランジスタQ1のコレクタの電位変化ΔVは
ΔQ／CTとなる。メモリーセルのホールド電位VHは 0.3V近傍に設定されている為、この電位変化ΔV
を0.1V以下位に抑えないと、事実上、種々のゆ
らぎによりメモリセルの反転が起こつてしまうの
である。この電位変化ΔVを抑える為には電子・
正孔対電荷ΔQを小さくするか、メモリセルのコ
レクタに付く容量CTを大きくすればよい。前者
の電子・ホールド対電荷ΔQを小さくする為には
放射性物質含有量の少ないパツケージ材料の検討
やチツプ上にα線遮弊物質を付着するなどによつ
て、ある程度は可能である。しかしながらΔQ減
少による方法は、事実上限界があり完全な対策と
はなり得ない。後者の方法はメモリセルを構成す
るトランジスタの寸法を大きくすれば、CTは必
然的に大きくなるのであるが、単純にこれを行な
つたのでは微細パターン化による高集積度化、高
速化の方向と反することになる。今第２図の等価
回路に示す様にメモリセルのトランジスタのコレ
クタＡにつく容量CT＝CCS＋CSBD＋2CCB＋2CBEの
うち、CSBDと2CCBはメモリセルのノードＡとアド
レス線Ｗこの間の負荷抵抗Ｒに並列に入る為、ス
ピードアツプコンデンサの役目をしていることに
着目すれば、これらを、特に２倍のフアクターで
効いているコレクタ・ベース容量CCBを選択的に
増大せしめれば、α線ソフトエラーに対する余裕
度が増し、かつ高速化（アドレスアクセス時間の
改善）も同時に可能となる。
本発明は微細化パターン化による高集積度化、
高速化の方向と矛循することなく、メモリセルを
構成するトランジスタのコレクタに付く容量を大
きくし、α線ソフトエラーに対する余裕度を増大
させる手段を堤供することを目的とするものであ
る。
高速化の方向と矛循することなく、メモリセルを
構成するトランジスタのコレクタに付く容量を大
きくし、α線ソフトエラーに対する余裕度を増大
させる手段を堤供することを目的とするものであ
る。
即ち、メモリーセル部を構成する、比較的薄い
エピタキシヤルシリコン層に形成したプレーナ型
npnトランジスタの外部ベース領域を高濃度ｎ型
埋込層と接触させることにより、コレクタ・ベー
ス接合容量CCBを増大させ、α線ソフトエラーに
強く、高密度、高速のバイポーラ集積回路が実現
されるのである。本発明は勿論各導電型を逆にし
たPNPトランジスタによるメモリセルにも適用
できることは明らかである。
エピタキシヤルシリコン層に形成したプレーナ型
npnトランジスタの外部ベース領域を高濃度ｎ型
埋込層と接触させることにより、コレクタ・ベー
ス接合容量CCBを増大させ、α線ソフトエラーに
強く、高密度、高速のバイポーラ集積回路が実現
されるのである。本発明は勿論各導電型を逆にし
たPNPトランジスタによるメモリセルにも適用
できることは明らかである。
本発明の特徴は、一導電型の半導体基板と、前
記半導体基板上に設けられた逆導電型のエピタキ
シヤル層と、前記半導体基板と前記エピタキシヤ
ル層との間に設けられた逆導電型で高不純物濃度
の埋込層と、前記エピタキシヤル層の主面に設け
られたコレクタコンタクト領域と、前記コレクタ
コンタクト領域と離間して前記エピタキシヤル層
の主面に設けられ、かつ、前記埋込層から離間し
て形成された一導電型の活性ベース領域と、前記
活性ベース領域内の前記主面に設けられた逆導電
型のエミツタ領域と、ベース電極が接続され、前
記活性ベース領域に接続して形成され、前記主面
より内部に延在して前記埋込層に達する外部ベー
ス領域とを有し、前記活性ベース領域は少くとも
前記エミツタ領域下の部分から前記外部ベース領
域に接する部分まで一様の深さをもつて延在し、
かつ、前記外部ベース領域と前記埋込層とは両者
のなす接合が該埋込層に入り込んだ態様をもつて
接しているトランジスタをメモリセルに形成した
半導体装置にある。
記半導体基板上に設けられた逆導電型のエピタキ
シヤル層と、前記半導体基板と前記エピタキシヤ
ル層との間に設けられた逆導電型で高不純物濃度
の埋込層と、前記エピタキシヤル層の主面に設け
られたコレクタコンタクト領域と、前記コレクタ
コンタクト領域と離間して前記エピタキシヤル層
の主面に設けられ、かつ、前記埋込層から離間し
て形成された一導電型の活性ベース領域と、前記
活性ベース領域内の前記主面に設けられた逆導電
型のエミツタ領域と、ベース電極が接続され、前
記活性ベース領域に接続して形成され、前記主面
より内部に延在して前記埋込層に達する外部ベー
ス領域とを有し、前記活性ベース領域は少くとも
前記エミツタ領域下の部分から前記外部ベース領
域に接する部分まで一様の深さをもつて延在し、
かつ、前記外部ベース領域と前記埋込層とは両者
のなす接合が該埋込層に入り込んだ態様をもつて
接しているトランジスタをメモリセルに形成した
半導体装置にある。
このように本発明のCCBの増大は外部ベース領
域の埋込層への接触のみに依存しているから、制
御性よくかつ容易に行なわれ、これによりメモリ
セル本来の高速性をも考慮したCCBの適切な増大
が行なわれる。又、後から示す第３図から明らか
のように外部ベース領域と埋込層とのなす接合は
埋込層内に入り込んで形成する。これは外部ベー
ス領域の方が当該部分の埋込層より高い濃度であ
ることを意味し、これにより集積度を犠性にする
ことなくCCBの増大を行うことができる。
域の埋込層への接触のみに依存しているから、制
御性よくかつ容易に行なわれ、これによりメモリ
セル本来の高速性をも考慮したCCBの適切な増大
が行なわれる。又、後から示す第３図から明らか
のように外部ベース領域と埋込層とのなす接合は
埋込層内に入り込んで形成する。これは外部ベー
ス領域の方が当該部分の埋込層より高い濃度であ
ることを意味し、これにより集積度を犠性にする
ことなくCCBの増大を行うことができる。
次に本発明になるメモリセル部及び周辺回路の
トランジスタの特徴を第３図および第４図を用い
て説明する。
トランジスタの特徴を第３図および第４図を用い
て説明する。
第３図に本発明によるメモリセルを構成するト
ランジスタをQ1（第１図）を例に示す。ここでは
コレクタ領域（ｎ）３にコレクタコンタクト領域
（n+）３′が設けられ、このコレクタ領域３中に
ベース領域（Ｐ）５が設けられ、ベース領域５′
中に２つのエミツタ（n+）E1，E2が設けられて
いる。メモリセル部の高濃度ｎ型不純物埋込層１
はシリコン基板２と1.5μm膜厚のコレクタとして
のｎ型エピタキシヤルシリコン層３の界面４から
ｎ型エピタキシヤル層３中へ0.8μm程度せり上が
つておりこの領域はベース領域５′へ拡散形成し
たＰ型不純物層５と深さ1.0μmの位置で接触して
いる。この接触部のコレクタ・ベース接合６のコ
レクタ側の不純物濃度は1017／cm3に達し、コレク
タ・ベース耐圧も10V程度となる。従つてこの領
域５と埋込み層１とで形成される大きな静電容量
はトランジスタQ1のベースに付加され、これは
当然トランジスタQ2のコレクタノードに付加さ
れる。
ランジスタをQ1（第１図）を例に示す。ここでは
コレクタ領域（ｎ）３にコレクタコンタクト領域
（n+）３′が設けられ、このコレクタ領域３中に
ベース領域（Ｐ）５が設けられ、ベース領域５′
中に２つのエミツタ（n+）E1，E2が設けられて
いる。メモリセル部の高濃度ｎ型不純物埋込層１
はシリコン基板２と1.5μm膜厚のコレクタとして
のｎ型エピタキシヤルシリコン層３の界面４から
ｎ型エピタキシヤル層３中へ0.8μm程度せり上が
つておりこの領域はベース領域５′へ拡散形成し
たＰ型不純物層５と深さ1.0μmの位置で接触して
いる。この接触部のコレクタ・ベース接合６のコ
レクタ側の不純物濃度は1017／cm3に達し、コレク
タ・ベース耐圧も10V程度となる。従つてこの領
域５と埋込み層１とで形成される大きな静電容量
はトランジスタQ1のベースに付加され、これは
当然トランジスタQ2のコレクタノードに付加さ
れる。
又一方第４図に示す如く周辺回路（メモリセル
の対トランジスタ以外）部のベース拡散部７の深
さは、外部拡散層を設けていない為0.5μmであ
る。そして、この部分のｎ型不純物埋込層８の、
シリコン基板９とｎ型エピタキシヤル層１０の界
面１１からｎ型エピタキシヤルシリコン層１０へ
のせり上がりは0.8μm程度である。この為この部
分のｎ型不純物埋込層８はベース拡散部７と接触
していない。図でＥはn+型エミツタ領域、１
０′はn+型コレクタコンタクト領域である。この
部分のコレクタ・ベース接合１２のコレクタ側濃
度は、ｎ型エピタキシヤルシリコン層のドーピン
グ濃度であり、1016／cm3程度である。又コレク
タ・ベース耐圧は40V以上ある。
の対トランジスタ以外）部のベース拡散部７の深
さは、外部拡散層を設けていない為0.5μmであ
る。そして、この部分のｎ型不純物埋込層８の、
シリコン基板９とｎ型エピタキシヤル層１０の界
面１１からｎ型エピタキシヤルシリコン層１０へ
のせり上がりは0.8μm程度である。この為この部
分のｎ型不純物埋込層８はベース拡散部７と接触
していない。図でＥはn+型エミツタ領域、１
０′はn+型コレクタコンタクト領域である。この
部分のコレクタ・ベース接合１２のコレクタ側濃
度は、ｎ型エピタキシヤルシリコン層のドーピン
グ濃度であり、1016／cm3程度である。又コレク
タ・ベース耐圧は40V以上ある。
この時メモリーセル部のトランジスタのコレク
タ・ベース接合容量は、メモリーセル部以外のそ
れの２倍程度となる。もし、外部ベース拡散部の
パターンサイズを若干大きくするならば、この値
は容易に３〜４倍とすることも可能である。この
為、メモリーセル部トランジスタのコレクタ・ベ
ース接合容量の効果的増大を、パターンの増大を
伴わないか、若干の増大のみによつて実現でき、
α線ソフトエラーに対する余裕度を増大させると
同時にスピードアツプコンデンサーの役目も強化
できる。本発明になる集積回路の構造を、パツケ
ージの放射線物質の低減化、チツプ上へ被着する
有効なα線被着物質の採用などと兼ね合わせるな
らば、今後増々高集積化、高速化されるバイポー
ラRAMの実現が可能となると思われる。
タ・ベース接合容量は、メモリーセル部以外のそ
れの２倍程度となる。もし、外部ベース拡散部の
パターンサイズを若干大きくするならば、この値
は容易に３〜４倍とすることも可能である。この
為、メモリーセル部トランジスタのコレクタ・ベ
ース接合容量の効果的増大を、パターンの増大を
伴わないか、若干の増大のみによつて実現でき、
α線ソフトエラーに対する余裕度を増大させると
同時にスピードアツプコンデンサーの役目も強化
できる。本発明になる集積回路の構造を、パツケ
ージの放射線物質の低減化、チツプ上へ被着する
有効なα線被着物質の採用などと兼ね合わせるな
らば、今後増々高集積化、高速化されるバイポー
ラRAMの実現が可能となると思われる。
第１図は一般的なメモリセルを示す回路図、第
２図はそのコレクタノードについての等価回路
図、第３図は本発明の一実施例によるメモリセル
トランジスタの断面図、第４図は本発明において
用いられる周辺回路トランジスタの断面図であ
る。 ２，９：半導体基板（Ｐ）、３，１０：エピタ
キシヤル層、５′，７：ベース領域。
２図はそのコレクタノードについての等価回路
図、第３図は本発明の一実施例によるメモリセル
トランジスタの断面図、第４図は本発明において
用いられる周辺回路トランジスタの断面図であ
る。 ２，９：半導体基板（Ｐ）、３，１０：エピタ
キシヤル層、５′，７：ベース領域。
Claims (1)
- １ 一導電型の半導体基板と、前記半導体基板上
に設けられた逆導電型のエピタキシヤル層と、前
記半導体基板と前記エピタキシヤル層との間に設
けられた逆導電型で高不純物濃度の埋込層と、前
記埋込層上の前記エピタキシヤル層の主面に設け
られたコレクタコンタクト領域と、前記コレクタ
コンタクト領域と離間して前記エピタキシヤル層
の主面に設けられ、かつ、前記埋込層から離間す
るように形成された一導電型の活性ベース領域
と、前記活性ベース領域の前記主面に設けられた
逆導電型の第１および第２のエミツタ領域と、前
記活性ベース領域の端に接続され、前記主面より
内部に前記活性ベース領域よりも深く延在して前
記埋込層に達する外部ベース領域と、前記埋込層
上の前記外部ベース領域の前記主面に接続された
ベース電極とを有し、前記活性ベース領域は少く
とも前記エミツタ領域下の部分から前記外部ベー
ス領域に接する部分まで一様の深さをもつて延在
し、かつ、前記外部ベース領域と前記埋込層とは
両者のなす接合が該埋込層に入り込んだ態様をも
つて接していることを特徴としたトランジスタを
メモリセルに形成し、かつ、一導電型の半導体基
板と、前記半導体基板上に設けられた逆導電型の
エピタキシヤル層と、前記半導体基板と前記エピ
タキシヤル層との間に設けられた逆導電型の高濃
度の埋込層と、前記埋込層上の前記エピタキシヤ
ル層の主面に設けられたコレクタコンタクト領域
と、前記コレクタコンタクト領域と離間して前記
エピタキシヤル層の主面に設けられ、前記埋込層
から離間するように全体にわたつて一様の深さを
有して設けられた一導電型のベース領域と、前記
ベース領域内に設けられた逆導電型のエミツタ領
域と、前記埋込層上の前記ベース領域の主面部分
に接続されたベース電極とを有するトランジスタ
を周辺回路に形成した、ことを特徴とする半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052663A JPS57167675A (en) | 1981-04-08 | 1981-04-08 | Semiconductor device |
| US06/366,278 US4550390A (en) | 1981-04-08 | 1982-04-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052663A JPS57167675A (en) | 1981-04-08 | 1981-04-08 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57167675A JPS57167675A (en) | 1982-10-15 |
| JPH0313757B2 true JPH0313757B2 (ja) | 1991-02-25 |
Family
ID=12921100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56052663A Granted JPS57167675A (en) | 1981-04-08 | 1981-04-08 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4550390A (ja) |
| JP (1) | JPS57167675A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
| US4669180A (en) * | 1984-12-18 | 1987-06-02 | Advanced Micro Devices, Inc. | Method of forming emitter coupled logic bipolar memory cell using polysilicon Schottky diodes for coupling |
| JPS61234068A (ja) * | 1985-04-10 | 1986-10-18 | Nec Corp | バイポ−ラｒａｍ |
| JPH0746702B2 (ja) * | 1986-08-01 | 1995-05-17 | 株式会社日立製作所 | 半導体記憶装置 |
| US4852060A (en) * | 1988-03-31 | 1989-07-25 | International Business Machines Corporation | Soft error resistant data storage cells |
| US6005801A (en) * | 1997-08-20 | 1999-12-21 | Micron Technology, Inc. | Reduced leakage DRAM storage unit |
| US9461035B2 (en) * | 2012-12-28 | 2016-10-04 | Texas Instruments Incorporated | High performance isolated vertical bipolar junction transistor and method for forming in a CMOS integrated circuit |
Citations (4)
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| JPS564263A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Semiconductor memory |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1980000761A1 (en) * | 1978-10-03 | 1980-04-17 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS5842556B2 (ja) * | 1979-08-30 | 1983-09-20 | 富士通株式会社 | 半導体記憶装置 |
-
1981
- 1981-04-08 JP JP56052663A patent/JPS57167675A/ja active Granted
-
1982
- 1982-04-07 US US06/366,278 patent/US4550390A/en not_active Expired - Lifetime
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4550390A (en) | 1985-10-29 |
| JPS57167675A (en) | 1982-10-15 |
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