JPS61104655A

JPS61104655A - 半導体記憶セル

Info

Publication number: JPS61104655A
Application number: JP59225738A
Authority: JP
Inventors: Noriyuki Honma; 本間　紀之; Toru Nakamura; 徹中村; Kazuo Nakazato; 和郎中里; Masaaki Matsumoto; 松本　眞明; Tetsuya Hayashida; 哲哉林田; Seiji Kubo; 征治久保; Kazuhiko Sagara; 和彦相良
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-29
Filing date: 1984-10-29
Publication date: 1986-05-22
Anticipated expiration: 2009-11-14
Also published as: JPH0691208B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体メモリ、特にα線による情報波１壊に対
する強度を改善したバイポーラメモリに関するものであ
る。

〔発明の背景〕

パッケージ（半導体チップを収容する容器）を構成する
材料から微量ながらα線粒子が放射され、そのα線粒子
が半導体基板に入射すると電子と正孔の対が発生し半導
体メモリの記憶情報が破壊されることは周知である。こ
のような情報破壊は、当初ＭＯＳメモリにおいて見出さ
れソフトエラーと称されている。その後、このソフトエ
ラーは、バイポーラメモリにおいても発生することが見
出され、どのように対策を行なうか設計上の大きな問題
となつ′Ｃいる。

本発明の説明に入る前に、ま゛ず、バイポーラメモリの
、α線によるソフトエラーの発生機構について説明する
。

第１図は、従来広く使用されてきた代表的なバイポーラ
メモリセルの回路図である。このメモリセルの平面図を
模式的に第２図に示す。図中、Ｃはコレクタ、Ｂはベー
ス、Ｅはエミッタのそれぞれ接続端子を示している。こ
のメモリセルを、線ａ−ａ’に沿って切った断面図を第
３図に示す。

この図において、ｎ一層（エビタギノヤル層）３６およ
びｎ＋埋込み層（ｎ”ＢＬ）３０はコレクタ領域であり
、第１図のダイオードはｐ＋層３１とｎ”ＢＬａｏとの
間に形成される。また、第１図の抵抗１２は９層３２で
形成され、トランジスタは、エミッタｎ＋層３３および
３４、ペースｐ＋層３５とコレクタ層３６とで形成され
る。

ところで、第３図には、α線が入射した時の様子も示し
ている。α線が／リコン基板内に入射すると電子と正孔
の対が発生する。発生する電荷量は、図示するように、
トランジスタ等の活性領域内よりも、ｐ基板３７内で発
生する方がはるかに多い。ｐ基板内で発生した対電荷の
うち、電子は図示したようにｎ”ＢＬＫ果まる。これが
雑音電流となり、その量が多いときには記憶情報が破壊
される。つまり、電子が集まるｎ　”　１３　Ｌが第１
図のオフ側トランジスタのコレクタであるとすると、第
１図に示すようしこ、オフ側トランジスタのコレクタ即
ちオン側トランジスタ１８のベースに電子が入ることに
なり、トランジスタ１８のベース電圧が低下し、オン・
トランジスタはオフへと向かう。

この電子電荷量が多ければ、トランジスタ１８のベース
電圧はトランジスタ１９のベース電圧よりも低くなり、
記憶↑Ｉ報の反転が生ずる。この情報破壊を防ぐには、
α線の入射を防ぐか、α線が入射しても集まる電荷量が
少なくなるようにするか、メモリセル自体雑音電流に強
い特性を持つようにするかのいずれかの方法がとられる
。第１の方法としては、チップ表面を、α線源を含まぬ
物質の数１０μｍ以−ヒの厚さの被膜で被う方法が知ら
れている。この方法はα線は物質内では最大７０μｍ程
度しか浸入し得ないことを利用して、その浸入距離より
厚い被膜で被い、α線がシリコンに到達するのを防いで
いる。第２の方法としては、従来からシリコン基板内の
不純物濃度に適当な分布をもたせる等の方法が提案され
ている。第３の方法としては、メモリセルのコレクタ・
ノードとグラウンドまたは交流的にグラウンドと等価と
考えてよいノードとの間にコンデンサを挿入する方法が
ある。

第４図は、このようなα線対策の例を示′ｒ、（ａ）は
、メモリセルのコレクタとグラウンドとの間にキャパシ
タンスを挿入した例である。このコンデンサの挿入する
ことにより、雑音電流が流入してもコレクタの電位は変
動しにくくなり、情報破壊が生じにくくなる。ところで
、同図（ａ）のようにキャパシタを挿入すると、α線に
よるソフトエラーに対しては強くなるがコレクタの時定
数が大きくなるためアクセス時間が大きくなり、ノ（イ
ボ−ラメモリの高速性が損われてしまう。そこで、同図
（ｂ）のようにキャパシタを入れると、このキャノ（シ
タはメモリセル駆動時にはいわゆるスピードアップ・コ
ンデンサとして動作するため、高速性と耐α線強度の向
上を同時に達成できる。しかし、このコンデンサとして
はかなり大きな値（０，数ｐｔ以上）が必要となるため
、実用的なメモリセルを構成することが難しい。第２図
（１））に示される例は特開昭５４１９９３５号公報に
開示されている。

この点を解決した一例が同図（Ｃ）のメモリセルである
。このメモリセルでは、キャノくシタとしてノヨットキ
ーバリア・ダイオード（以下ＳＢＤと略す）の空乏層容
量を利用している。このＳＢＤでは、シリコンの不純物
濃度を高くすることにより、通常のｐｎ接合よりも大き
な容ｔを比較的容易に得ることができるからである。以
上、メモリセルに対するａａｉ類の耐α線強化方法につ
いて述べてきたが、どれか１つの方法のみでは充分な効
果が得られず実際の製品では第１の方法と第３の方法と
が組合わされて使用されている。第２図（Ｃ）に示され
る例は、特開昭５３−７９３３１号、及び特開昭５３−
９７３４３号公報に開示されている。

ところで、ＳＢＤ等によってキャパシタンスを付加する
方法は、微細化があまシ進まぬ状態ではＳＢＤの面積が
メモリセル全体に占める割合も１０％程度以下と許容で
きるものであった。しかし、耐α線強度を一定に保つに
は、キャパシタンスとしてほぼ一定の値が要求されるた
め、微細化が進むに従って、ＳＢＤ等がメモリセル面積
に占める割合が多くな９、微細化の割にはセル面積が大
きいままで留まるという不都合が生ずる。また、微細化
に伴ないメモリセルに付随する寄生容量が低減するのに
対しＳＢＤの容量を一定値に保つため、ＳＢＤのｄ量値
とその他の容量の値との間に−桁以上もの隔たりが生じ
、メモリセルの動作が不安定となる（具体的には、メモ
リセルが選択と非選択間で切換わる時、メモリセルの信
号振幅が極端に小さくなる）。

〔発明の目的〕

従って、本発明の目的は、キャパシタの付加を必要とし
ない、小形の耐α線強化メモリセルを提供することであ
る。本発明の他の目的は、大きなキャパシタンスの付加
を必要としない、したがって動作の安定な耐α線強化メ
モリセルを提供することである。

〔発明の概要〕

本発明は、トランジスタを逆方向動作させることにより
、メモリへのα線の影響を最小にするものである。

更に本発明は、負荷素子と、トランジスタを、別々の分
離領域に形成し、動作速度の高速化を図るものである。

〔発明の実施例〕

以下、実施例を参照しながら本発明の詳細な説明する。

ｆｇｓ図は、本発明のメモリセルのダブルエミッタ・１
・２ンジスタ部分の断面図を示したもので、その等何重
な回路図全第６図に示す。図示されているよう１こ、本
発明においては、トランジスタのエミッタとして従来の
コレクタを、またコレクタとして従来のエミッタを使用
している。したがって第５図のｎ”ｌ３Ｌ５０は第６図
のエミッタ６０に、ｎ＋ＢＬ５１はエミッタ６１にそれ
ぞれ相当している（エミッタ６０．６１はｎ”ＢＬであ
り、そのことを太線で示している）。従って、ｎゝＢＬ
５０゜５１に果゛まった電子は、それぞれビット線６２
、ワード線６３に集ることになり、これらの電荷はｆＦ
／報破壊には寄力しなくなる。したがって、α線による
ソフトエラーに対しては、ｎ＋ＢＬ、、ｌニジ上方のト
ランジスタ部分（第５図のｎ”、ｐ、ｎ一部分）で発生
する電荷のみを考えればよいが、図から明らかなように
、この部分で発生する電荷量はシリコンのｐ基板内で発
生する電荷量に比べれば僅かである（実際、ワーストケ
ースを考えても、このトランジスタ部分で発生する電荷
量はｐ基板内で発生する電荷量の約１桁程度少ない）。

従って、本発明のメモリセルは、α線によるソフトエラ
ーには本質的に強くなる。なお、第３図および第５図等
の断面図においては酸化物分離技術を用いた例を示して
いるが、勿論分離技術としてどのようなものを用いても
よい。

ところで、ｎ”皿込み層をｎｐｎ　）ランジスタのエミ
ッタ、従来のエミッタをコレクタとして使用する例は、
いわゆるＩ　”　Ｌとして周知である。

第７図は、このＩ２Ｌで構成したメモリセルの代表的な
２例を示す。太線はｎ＋埋込み層（ｎ”Ｂｆ、）を示す
。（Ｗｉｅｄｍａｎｎ　、　Ｓ、　Ｋ、　”Ｉｎｊｅｃ
ｔｉｏｎ−Ｃｏ　−ｕｐｌｅｄ　　Ｍｅｍｏｒｙ　　：
　　Ａ　Ｈｉｇｈ　−Ｄｅｎｓ　ｉ　ｔｙ　　５ｔａｔ
　１ｃ１３ｉｐｏｌａｒ　Ｍｅｍｏｒｙ″’　、　ＩＥ
”Ｊ、ｏｆ　５ｏｌｉｄ−８ｔａｔｅＣｉｒＣｕｉｔＳ
、　Ｓ（、−、Ｉ）Ｉ）３３２　、（ｌｃｔ　、　１９
７３　。

およびＫａｗａｒａｄａ　、　Ｋ、ｌ１ｉ１”Ａ　４Ｋ
　−ｂｉｔ　５ｔａｔｉｃＩ　”　Ｌ　Ｍｅｍｏｒｙ”
、　ＩＥ”　’ｐｒａｎｓ、　ｏｎ　ｌｉ：１ｅｃｔｒ
ｏｎ１）ｅｖｉｃｅｓ　、　ｖｏｔ、　、　ＥＤ−２６
，Ａ４　＋　Ｉ）ｐ８８６１Ｊｕｎｅ　、　１９７９．
）この図よりわかるように、Ｉ　”　Ｌ（ｑ）メモリでは、負荷ｐ　ｎ　ｐ　）・ランジスタもビット
線との結合トランジスタ（ｎ　ｐｎまたはｐｎｐ　）ラ
ンジスタ）も、ノリツプフロツプヲ構成するｎｐｎトラ
ンジスタと同一のｎ”ＢＬを共有して（つまり、同一の
ｎ”ＢＬ上に形成され、かつｎ”ｆ３Ｌｆデバイスの一
部（トランジスタの一部）として使用して）いる。従っ
て、Ｉ”Ｌメモリセルでは、耐α線強度については本発
明とほぼ同等の強度が得られるものと考えられる。しか
し、メモリセルを構成する全トランジスタが非常に深く
飽和することとおよびその本質的な動作機構より、読出
しおよび書込みを高速で行なうことは不可能である。

本発明では、フリップフロップ用トランジスタのｎ”Ｂ
Ｌと、負荷デバイスおよび／またはビット線結合デバイ
スの１３とを分離し、異なるシリコン・アイランド上に
構成するので、■２Ｌメモリセルよりも多少セル面積は
大きくなるものの、Ｉ”Ｌとは比較にならない高速性を
得ることができる。

第８図および第９図は、本発明を現在使用されている代
表的なメモリセルに適用した例である。

第８図（ａ）は、抵抗を負荷とするフリップフロップに
、ビット線結合デバイスとしてｎｐｎ　）ランジスタを
使用した例であり、本発明に従いフリップフロップ・ト
ランジスタおよびビット線への結合トランジスタが逆方
向（ｎ”ＢＬ’ｅエミッタとして）で使用されており、
エミッタを太線で描いてそのことを示している（以Ｆの
例でも同様に、太線のエミッタはそれがｎ”ＢＬ層であ
り、逆方向で使用されていることを示している）。なお
、コレクタ負荷抵抗としてはどのようなものを使用して
もよいが、α線による雑音電流を受けない構造のもの、
例えば多結晶シリコンで絶縁層上に形成したものなどが
好都合である。同図の）は第６図に示したものと同一の
ものである。ところで、このメモリセルにおいて、ダイ
オードとして例えば第１０図（ａ）の従来型の接合ダイ
オードを使用すると陰極のｎ”ＢＬにα線により発生し
た電子が集まってくる。

勿論、トランジスタ自体には雑音電流は極く僅かしか集
まらないので、従来のメモリセルに比べればその分α線
に強くなる。しかし、更に強くするにはこの場合も、負
荷抵抗およびダイオードは、α線による雑音電流を受け
ない構造のものが望ましい。このようなダイオードとし
ては、例えば絶縁膜上の多結晶シリコンでダイオードを
形成すればよい。第８図（Ｃ）は、メモリセル・トラン
ジスタのコレクタをショットキーバリアダイオード（Ｓ
ＢＤ）でクランプしたメモリセルである。このＳＢＤと
して第１０図（ｂ）のような従来型のＳＢＤを使用する
と陰極に電子が集まってくる。そこで、このＳＢＤもα
線による雑音電流を受けない構造のものが望ましい。こ
のようなＳＢＤとして、例えば、本願と同日にて提出し
た同一発明者らによる出願に記載されている構造のもの
を１吏用できる。

（ｄ）もＳＢＤを使用したメモリセルであり、（ｅ）と
関連して述べたと同様な構造のＳＢＤを使用するのが望
ましい。第８図＜ｅ＞および（ｄ）はビット線への結合
デバイスとしてＳＢＤを使用した例で、破線で示したダ
イオードはあってもなくてもよい。これらの場合も、負
荷デバイスはα線による雑音電流の影響を受けない構造
のものが望ましい。第９図はｐｎｐ）ランジスタとｎｐ
ｎ）ランジスタで構成したｐｎｐｎスイッチ（サイリス
タ）を交さ接続１−だメモリセルであり、本発明に従っ
て、ｎｐｎトランジスタを逆方向で使用している。従来
、ｎｐｎ）ランジスタとして順方向ｎｐｎを使用した場
合には、メモリセルを小形にするためｐｎｐトランジス
タとして第１１図（ａ）に示すようなラテラルｐｎｐト
ランジスタを使用していた。本発明に、このタイプのｐ
ｎｐ）ランジスタを使用することは勿論可能である。こ
の場合、ｎｐｎ）ランジスタ自体のコレクタにはα線に
よる雑音電流が′集まらないため、その分耐α線強度は
向上する。

しかし、ｐｎｐトランジスタのベースには雑音電流が集
まシ、それが結局メモリセルのコレクタ節点に流入する
ためすに報破壊が生ずる可能性がある。

そこで、ｐｎｐ）ランジスタとして、□基板からの雑音
電流が果まらない構造のものが望ましい。このような構
造のｐｎｐ）ランジスタとしては、例えば第１１図山）
〜（ｅ）に示したような、本願と同日に提出した、同一
発明者らによる出願に記載されているものがある。この
ように基板から分離された構造のｐｎｐ）ランジスタを
使用すれば、α線による雑音電流は活性領域（ｎｐｎお
よびｐｎｐトランジスタ領域）内のみで発生する電荷の
みに起因するものだけとなり、第８図の実施例で基板か
らシールドされた負荷および結合デバイスを使用した場
合と同様、最悪ケースを考えても雑音電流は基板から電
荷が集まる場合に比べ約−桁小さくなる。第９図Ｌｂ）
、　（ｃ）、　（ｄ）は、（ａ）の変形例であり１９Ｂ
Ｄを使用している。このＳＢＤとしても、第８図の場合
と同様、基板からシールド（α線の電荷が集まらない）
された構造のものを用いるのが望ましいことは言うまで
もない。

第１２図は、本発明の実施例で、負荷および結合デバイ
スに基板からシールドされた構造のものを使用した場合
に得られる耐α線強度の改善効果を示した。

従来例は、たとえば第４図（ｂ）のメモリセルに最悪ケ
ースのα線雑音電流が印加された場合を示しく１４）ており、メモリセルのコレクタに０．５ｐＦを付加［７
ても情報破壊が生ずることを示している。一方、本発明
に従ったメモリセル（第８図（ｂ）に相当）では、自然
に入る寄生容！（レイアウトにより異なるが０．０３〜
０．０５ｐＦ）Ｌか付加されていない状態でも、最悪ケ
ースの雑音電流に対しても情報破壊は生じない。

以−１−１本発明を第８図および第９図に示した特定の
メモリセルに適用した実施例について説明してきだが、
ノリツブフロップ用トランジスタのｎ”ｒ３Ｉ＝と、負
荷デバイスまたはビット線結合デバイスの片方または両
方のｎ”ＢＬとを分離し異なるシリコンアイランド上に
形成されている型のメモリセルに対し、全て適用できる
ものであることは言うまでもない。

【図面の簡単な説明】

第１図は、従来型メモリセルの回路図、第２図は、第１
図のメモリセルの平面図、第３図は、第２図をａ−ａ’
に沿って切った断面図、第４図は、従来型メモリセルに
おける耐α線強化方法を示す図、第５図は、本発明のメ
モリセルの一実施例の７リツプ７０ツブトランジスタお
よびビット線結合用トランジスタの断面図、第６図は、
本発明のメモリセルの一実施例の回路図であり、耐α線
強度向上の理由を説明する図、第７図は、■２Ｌメモリ
セルの回路図、第８図１、本発明の実施例、第９図は、
本発明の他の実施例、第１０図は、従来型の接合ダイＡ
−−ドおよび５Ｉ３Ｄの断面図、第１１図（ａ）は、従
来型のｐ　ｎ　ｐ　ｔ−ランジスタの断面図、第１１図
ｔｂ）、　（ｃ）、　（（ｉ）、　（ｅ）は、本発明に
適用して効果的なｐｎｐ　ｌ・ランジスタの断面図、第
１２図は、本発明の効果を示す図である。１１・・・ダイオード、１２・・・抵抗、１８．１９・
・・トランジスタ。第１図葛　　２　図え篤　７　回菓／ρ図第　　／／　　　図

Claims

【特許請求の範囲】

　トランジスタと負荷素子とから成るフリップフロップ
と、該フリップフロップの情報を読出し又は書込みを行
なうための、ビット線との結合素子とから成り、該トラ
ンジスタのｎ＾＋埋込み層と、該負荷素子または該結合
素子のｎ＾＋埋込み層の片方または両方が該トランジス
タのｎ＾＋埋込み層とは分離されている型のメモリセル
において、該トランジスタはｎ＾＋埋込み層をエミッタ
として動作させることを特徴とする半導体記憶セル。