JPS61214458A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バイポーラ・メモリセルに関するものであり
、特にα線等の放射線の入射により発生する、所謂ソフ
トエラーに対して対策を行なったメモリセルに関する。

〔発明の背景〕

従来から、高速バイポーラＲＡＭ用のメモリセルとして
種々のものが使用されているが、それらのうちでも特に
小形化に適するものに交さ結合形ｐｎｐｎセルがある。

第１図に、交さ結合形ｐｎｐｎセルの代表的なもの４種
類を示す。これらのメモリセルは小形で大容量化に適す
るが、耐α線強化のために特別に容量を付加するとメモ
リセル面積が小さいという利益が失われる。

〔発明の目的〕

本発明の目的は、容量を付加せずに耐α線強度を向上し
たメモリセルを提供することである。

［発明の概要〕 第２図は、第１図（ａ）のメモリセル（左右いずれか一
方のｐｎｐｎ）の断面概略図である。ｎｐｎトランジス
タは、エミッタ領域１３．ベース領域１２、コレクタ領
域１１及び１０とから構成されている。一方、ｐｎｐ）
’ランジスタは、エミッタ領域１４．ベース領域１１（
及び１０）、コレクタ領域１２とから構成される。ｐ影
領域１２とｎ影領域１１（及びｎ＋ＢＬｌｏ）はｎｐｎ
トランジスタとｐｎｐ）’ランジスタに共通となってお
り。

ｐｎｐｎを形成していることがわかる。第１図（ｂ）〜
（ｄ）のメモリセルも、ＳＢＤ　　（ショットキーバリ
ア・ダイオード）が付加される以外の点を除けば、基本
的には第２図と同様な構造をしており、メモリセルを構
成する主要デバイスはｎｐｎトランジスタのコレクタ領
域（およびその延長領域）であるｎ＋ＢＬの上方のシリ
コン内に形成される構造となっている。

ところで、このような断面構造のメモリセルにα線等の
放射線（この放射線としては、パッケージ等のＩＣを構
成する部品から放射されるものや、宇宙線など完全にＩ
Ｃ外部からのものがある）が入射した場合、第２図に示
すように、半導体内で多量の電子−正孔対が発生する０
発生する電荷対は、第２図にも示した通り、メモリセル
を構成するデバイス（トランジスタ、抵抗、ダイオード
等）の内部で発生するものよりも、それらデバイス下方
のシリコン基板内で発生するものの方がはるかに多い（
第２図に示したｎ″ＥＰ層やｎ０埋込み層の厚さは、典
型的には１〜２μｍであるのに対し、α粒子の飛程は５
０〜７０μｍにも達する）。

シリコン基板内で発生した電荷対のうち電子は拡散によ
りｎ０埋込み層（ｎ＋ＢＬ）に近づき、ｎ＋ＢＬとｐ基
板との間の空乏層に達すると空乏層内の電界に加速され
てｎ＋ＢＬ層（ｎｐｎトランジスタのコレクタ）に達す
る。α線によるメモリＬＳＩのソフトエラーの原因とな
るのは、主にこれらの電子である。

したがって、これら基板からの電子がメモリセルのコレ
クタ・ノードに達するのを防止すればメモリセルの耐α
線強度を飛跡的に向上させることが可能となる。

〔発明の実施例〕

以下、実施例を参照しながら、本発明の詳細な説明する
。

第３図は、本発明で使用するｎｐｎトランジス　　　　
　　′りの例を示したもので１本発明ではｎｐｎトラン
ジスタを全て逆方向接続して（つまり、従来のエミッタ
とコレクタを逆にして）使用する。つまり、ｎ＋ＢＬを
第３図に示すようにエミッタとして使用するので、従来
メモリセルのコレクタに集まっていた、α線による電子
はエミッタに集まることになる。第１図のメモリセル回
路図かられかるように、メモリセル・トランジスタのエ
ミッタはワード線（下側ワード線）またはディジット線
に接続されているので、エミッタに集まった電子は結局
ワード線またはディジット線に集まることとなる。ワー
ド線およびディジット線には大きな浮遊容量（ＩＯＰＦ
程度）が付いているため、α線により発生する電荷（全
電荷が１つのｎ＋ＢＬに集まったとして最大で５　Ｘ　
１０−”　クーロン程度）が集まったとしても最大で５
０ｍＶ程度しか電位変動しない。しかも、ワード線また
はディジット線は、電位変動が生じてもメモリセルまた
は周辺回路のトランジスタにより直ちに充放電されて電
位変動がおさまる（ＤＣ的にもインピーダンスが低い）
ので、電位変動は実際は更に小さく、メモリセルの情報
破壊ないし誤動作は生じない、なお、第３図では酸化物
分離プロセスで製造したトランジスタを例として挙げた
がどのようなプロセスで使用したトランジスタでも同様
に使用できることは言うまでもない。

ところで、第３図に示した構造のトランジスタでは、エ
ミッタ領域（ｎ”’　ＥＰ）３２に比ベコレクタ領域１
４はかなり小さい。従って、エミッタからベースに注入
された電荷のうちコレクタに達する割合が少なくなり、
従ってｈ□が小さくなる。

第４図はこの点を改良した構造のトランジスタで、ベー
スをトランジスタの側壁よりｐゝ型の多結晶シリコン４
５′で取出している（特開昭５６−１５５６８−）、こ
の構造のトランジスタではエミッタ４２とコレクタ領域
４４の面積がほぼ等しいため、逆方向で使用しても順方
向とほぼ同じ諸特性（ｈ□。

ｆ７等）を得ることができる。そこで、以下本発明の詳
細な説明には全て第４図の構造のトランジスタを用いる
。しかし、本発明は、どのような構造のトランジスタで
も、逆方向で使用すれば適用できることは言うまでもな
い。

ところで、従来形のメモリセルでは、第２図の断面図に
示すように、ｐｎｐトランジスタ（ラテラルｐｎｐ）の
ベースの一部がｎ＋ＢＬになっているため、このｎ”　
ＢＬ　（ｐｎｐベース）に集まった電子は結局ｎｐｎト
ランジスタのコレクタ・ノードに集まる（ｐｎｐのベー
スはｎｐｎのコレクタに接続されている）ため、ｎｐｎ
トランジスタのみ逆接続しても耐α線強度を飛躍的に増
加させることは不可能である（勿論、ｎｐｎ自体のコレ
クタに集まる電荷が減少した分だけは耐α線強度は向上
する）。そこで本発明の目的は、　ｎｐｒｌトランジス
タを逆方向接続するのみならず、ｐｎｐトランジスタの
ベース（ｎｐｎのコレクタに接続）およびコレクタ（ｎ
　ｐ　ｎのベースに接続）には基板からの電荷が集まら
ない構造の、交さ結合形ｐｎｐｎメモリセルを提供する
ことである。以下実施例を参照しながら本発明の詳細な
説明する。

第１図（ａ）に対応する本発明の好個の一実施例の断面
図および平面図を第５図および第６図に示す、ｌ　ｎｐ
ｎトランジスタＴｒｉ、Ｔｒ２は前述したように逆方向
動作しており、ｎ”　ＢＬＩｏ。

１０’はエミッタとして動作している。一方。

ｐｎｐトランジスタは、ｐ形のエミッタ領域２３゜ｎ形
のベース領域２２．ｐ形コレクタ領域２１より構成され
ており、パーティカルｐｎｐ　（第２図ではラテラルｐ
ｎｐ）として動作する＠　ｎ　”　Ｂ　Ｌ２０は、コレ
クタ領域２１との間の接合が常に逆方向バイアスされる
ような電位の電源に接続されている。したがって、ｎ”
　ＢＬ２０に集まってきた電荷は、電源を経てグラウン
ドへと流れるため、ｐｎｐ）’ランジスタのベースまた
はコレクタへ到達する前に阻止される。そのため、逆方
向ｎｐｎトランジスタとこの構造のｐｎｐ）’ランジス
タとを組合わせることにより、放射線により基板内で発
生した電荷はメモリセルのコレクタ・ノードには流れ込
まなくなり、放射線入射による情報破壊に対する強度を
飛躍的に増加させ得る。なお、ｐｎｐトランジスタのベ
ースはｎ０領域２６およびｎ９形多結晶シリコン２５を
介してｎｐｎトランジスタＴＲ１，ＴＲ２のコレクタに
接続されているが、この接続は他の方法、たとえばＡＱ
配線で行なってもよいことは言うまでもない、また。

ｐｎｐトランジスタのコレクタの引出しは、ｐ形の多結
晶シリコン２４及び２４′　（第６図に示すようにｐ形
多結晶シリコンは領域２２の周囲を取囲んでおり、２４
と２，４′は同一の多結晶シリコンである。エミッタ２
３は（上側の）ワード線２６に接続されている。

第６図は、第５図のメモリセルのレイアウト（平面図）
の一実施例である。第５図は、この図の２点鎖線Ａ−Ａ
’に沿って切った断面である。

メモリセルの左右のトランジスタの交さ結合は、図示さ
れているように、左右のトランジスタ間の分離領域上に
左右から伸びてきた金属配線とｐ形多結晶シリコンを接
続して行なっている。

第７図は、第５図のようにパーティカルｐｎｐトランジ
スタよりもむしろラテラル動作のｐｎｐに期待するもの
であり、コレフタル領域２１′は第８図に示すようにエ
ミッタｐ領域２３の４頭を囲むように配置されている（
但し、囲みの一方だけは、ベース・コンタクト２Ｇを取
出すために開いている）、第５図のようにパーティカル
ｐｎｐを形成する場合には、ｎ”　１３Ｌのすぐ上のｐ
領域２１（コレクタ領域）とエミッタｐ領域２３との間
のベース幅を制御することは一般的に困難であり、した
がって、パーティカルｐｎｐトランジスタの特性制御は
困難である。一方、第７図のようにラテラルｐｎｐを形
成する場合は、コレクタ２１′とエミッタ２３の両ｐ領
域はホトマスクで決まるため、ｐ領域２１’　、２３の
間のベース領域の幅もホトマスクで決まりトランジスタ
の特性は比較的制御しやすい、また、第７図の実施例で
は、ｐｎｐトランジスタはラテラル動作を主体としてい
るが、勿論構造上はパーティカルｐｎｐとしても動作し
得るものであり１開動作モードが混在しても一向に構わ
ない、また、混在モードにおいて、パーティカルが主、
ラテラルが従であっても勿論祷わない。

第９図は、第１図（ｂ）または（ｃ）に用いるＳＢＤを
ｐｎｐトランジスタのｎ領域２２（ベース領域）と金属
電極３０との間に設けた例である。

この実施例ではＳＢＤはｐｎｐのコレクタ接続用多結晶
シリコン２４′とベース領域２２との間に挿入されるた
め第１図（ｂ）のメモリセルに適用するのに適している
。また、第１図（ｃ）用のＳＢＤとして使用するには、
第９図においてＳＯＤの陽極とｐｎｐのコレクタを接続
しないようにすればよい、具体的には、第９図（ａ）に
おけるＳＢＤのコンタクト孔３０を小さくして電極３０
がＰ型シリコン（Ｐ型多結晶シリコン２４′およびＰ型
シリコン領域２１′）と接触しないようにすればよい、
また、ＳＢＤとして所望の特性を得るためＳＢＤ電極下
方のｎ領域の不純物濃度をｐ０領域２３（エミッタ）下
方のベース領域の不純物濃度を変えるようにしてもよい
、この場合、ＳＢＤ電極直下またはｐｎｐのエミッタ直
下に対してのみイオン打込を行ない部分的に不純物濃度
を変化させるのが便利である。

第１０図は、第７，８図のラテラル動作主体のｐｎｐに
対してベース、コレクタ間にＳＢＤを接続した実施例で
ある。この実施例ではＳＢＤの陽極（電極）とｐｎｐの
コレクタとの接続はｐ領域２１′に対して行なわれてい
るが、勿論ＳＢＤのコンタクト孔３０を大きくして、ｐ
領域２１′のみならずｐ型多結晶シリコンとも接続を行
なうようにしても問題はない、また逆に、コンタクト孔
３０を小さくしてＳＢＤ電極がＰ領域シリコンと接触し
ないようにすれば、第９図の実施例の場合と同様第１図
（ｃ）のメモリセルに適用できるＳＢＤを構成できるー
。なお１以上の第９．第１０図のＳＢＤは共に電源に落
されたｎ＋ＢＬｆｆｉにシールドされているため、ｐ−
基板内で発生したα線による電荷がＳＢＤの陽極および
陰極に流入することはなく、ＳＢＤを付加しても耐α線
強度が非常に改善されることは理解されよう。

第１１図は、第１図（ｄ）を実現するため。

ｐｎｐトランジスタのベース領域２２に２個の５ＢＤ３
０’　、３０’を形成した実施例である。

この実施例では５ＢＤ３０’はビット線との結合用であ
り、３０′はメモリセル・トランジスタの飽和防止用で
あり陽極はコレフタル領域に接続されている。なお、第
１１図の実施例ではベース・コンタクト２６、エミッタ
２３．５ＢＤ３０’　。

５ＢＤ３０’は一直線上にこの順番で並んでいるが、こ
の順番および一直線上に並ぶ必要はなく。

メモリセルのレイアウトの都合１互にどのような相対位
置にきても構すないことは言うまでもない。

以上、ｐｎｐトランジスタをシリコン基板内に作る実施
例について説明してきたが、最新の製造技術を使えば、
シリコン基板外にｐｎｐｈランジスタを構成できる。第
１２図はそのような実施例であり、第５図等では多結晶
層２５であったのをレーザ光等で単結晶化してｎ型層２
５′を形成し、更にその上方にｐ型車結晶Ｍｈｏを形成
して下方のｎｐｎトランジスタと組合わせてｐｎｐｎを
構成する。このような実施例においては、ｐｎｐトラン
ジスタは基板上方にあるので、基板からの雑音電流の影
響を全く受けないことは言うまでもない。

この実施例ではｎｐｎトランジスタのコレクタおヨヒヘ
ース領域がｐｎｐトランジスタのベースの一部およびコ
レクタとなっているが、勿論ｐｎｐ全体を基板上方に形
成することも可能で１種々の形態のｐｎｐトランジスタ
をシリコン基板上に形成して本発明に使用できることは
当業者には明らかであろう。

〔発明の効果〕

以上実施例について詳細に説明してきたように。

本発明に従がい逆方向ｎｐｎｈランジスタとシールド型
ｐｎｐトランジスタを組合わせることによりメモリセル
のコレクタ・ノード（またはベース・ノード）にはα線
による雑音電荷は殆んど集まらなくなり、容量を付加し
なくても耐α線強度が非常に向上した小形メモリセルを
実現することができる。

【図面の簡単な説明】

第１ｒｐＩは、各種の交さ結合ｐｎｐｎ形のメモリセル
の回路図、第２図は、従来形メモリセルにα線が入射し
た時の雑音電流発生の機構を説明する図、第３ｒＲは、
本発明の原理を示す図、第４図は、本発明で使用するに
適したトランジスタの構造を示す図、第５〜第１２図は
本発明の実施例。 ｌ・・・ビット線、２・・・ワード線、３・・・トラン
ジスタ。 Ｅ・・・エミッタ、Ｂ・・・ベース、Ｃ・・・コレクタ
。 ４１　目 （Ｌ）Ｃｂ） 竿　３　口 竿４図 ４５゛ １ｃｌＩＩ 竿　ら　凶 （番す 竿ｔＯ口 （ａ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板内部および表面上に種々のデバイスが形
   成されており、該基板の内側に形成されている第１の形
   の不純物の層（通常ｎ＾＋埋込み層として形成される）
   より成るエミッタと、該基板内で該エミッタの上方に形
   成される第２の形の不純物の層（通常ｐ形）より成るベ
   ースと、更に上方に形成された該第１の形と同じ形の第
   ３の不純物層より成るコレクタとを持ち互いに分離され
   た第１の形のトランジスタを少くとも２個以上含み、互
   いにベースとコレクタを交さ結合して成るメモリセル回
   路をワード線およびビット線方向に複数個並べたメモリ
   セルアレーを含むメモリ集積回路において、 該メモリセルのコレクタ負荷デバイスは、該第１のトラ
   ンジスタとは異なる極性の第２の形のトランジスタを含
   み、該第１のトランジスタと該第２のトランジスタのベ
   ースとコレクタは互いに接続されｐｎｐｎを構成するよ
   うになつており、該第２のトランジスタには半導体基板
   内部からの雑音電流が集まらないようになつていること
   を特徴とするメモリ集積回路。 ２、特許請求の範囲第１項のメモリ集積回路において、
   該第２のトランジスタが該半導体基体内に形成されてい
   る場合には該第２のトランジスタ下方に該第１のトラン
   ジスタのエミッタと同一の型の第４の不純物層（たとえ
   ばｎ＾＋ＢＬ）が存在しており、該第４の不純物層はワ
   ード線、ビット線または類似の信号線か、または電源線
   に接続されていることを特徴とするメモリ集積回路。 ３、特許請求の範囲第１項のメモリ集積回路において、
   該第２のトランジスタの一部または全部が該半導体基体
   外に形成されていることを特徴とするメモリ集積回路。 ４、特許請求の範囲第３項のメモリ集積回路において、
   該第１のトランジスタはベース・コンタクトを凸形状半
   導体中に形成された該ベース領域の側面から取出すよう
   になつていることを特徴とするメモリ集積回路。