CN211350664U - Ggnmos器件、多指ggnmos器件及保护电路 - Google Patents

Abstract

本实用新型公开一种GGNMOS器件，包括：衬底；形成于衬底中的源极和漏极；形成于衬底上的栅极；其中，源极包括第一源极和第二源极；漏极位于第一源极与第二源极之间；栅极包括第一栅极和第二栅极；第一栅极在衬底上的正投影围绕漏极在衬底上的正投影，第二栅极在衬底上的正投影围绕第一栅极在衬底上的正投影。本实用新型提供的GGNMOS器件，能够有效抑制常规双边结构的NMOS器件的辐射感生边缘寄生晶体管漏电效应，同时能够降低NMOS器件对单粒子闩锁效应的敏感性，因此能够很好地适应辐射环境并具有良好的抗静电能力。本实用新型还提供一种多指GGNMOS器件以及ESD保护电路。

Description

GGNMOS器件、多指GGNMOS器件及保护电路

技术领域

本实用新型涉及微电子技术领域。更具体地，涉及一种GGNMOS器件、多指GGNMOS器件以及ESD保护电路。

背景技术

随着科学技术的飞速发展，越来越多的电子元器件、电子设备需要在辐射环境中使用。CMOS电路广泛应用于辐射环境中，但对辐射尤其敏感。以硅基器件为例，未经抗辐射加固的CMOS电路抗总剂量辐射能力通常低于1×10⁴rad，如果超过这个剂量就会造成元器件的损伤，导致其不能正常工作；而长寿命卫星沿其轨道运行时，受到的辐射总剂量可达5×10⁵rad。显然，不经过抗辐射加固的CMOS电路很难满足长寿命卫星和核辐射环境下的使用要求，因此必须对CMOS电路进行抗辐射加固。

除了辐射总剂量外，空间中还存在着很多高能带电粒子，高能粒子入射到半导体器件或集成电路芯片中时产生高密度的电子空穴对，这些电子空穴对能够被器件敏感的反偏PN结所收集，从而使电路逻辑状态发生翻转、或者诱发寄生结构导通，造成器件本身永久性损伤，这种现象被称为电离辐射效应。单粒子辐射效应种类主要有单粒子翻转、单粒子锁定和单粒子烧毁、单粒子栅击穿等。

集成电路工艺发展到深亚微米阶段，器件的物理尺寸日益减小，静电放电 (ESD)对集成电路的危害变得越来越显著。ESD设计及失效分析也已成为集成电路可靠性研究的重要课题之一。

目前电子元器件中常用的结构为双边器件结构，双边器件的抗ESD能力往往会受到辐射感生边缘寄生晶体管漏电效应影响，不利于抗辐射加固。

因此，需要提供一种能够有效抑制双边器件结构的辐射感生边缘寄生晶体管漏电效应、同时降低其对单粒子闩锁效应的敏感性的GGNMOS (grounded-gate NMOS)器件及多指GGNMOS器件、以及ESD保护电路。

实用新型内容

本实用新型的一个目的在于提供一种GGNMOS器件，包括：衬底；形成于衬底中的源极和漏极；以及形成于衬底上的栅极；其中，源极包括第一源极和第二源极；漏极位于第一源极与第二源极之间；栅极包括第一栅极和第二栅极，第一栅极在衬底上的正投影围绕漏极在衬底上的正投影，第二栅极在衬底上的正投影围绕第一栅极在衬底上的正投影。

优选地，前述栅极为多晶硅栅极。

优选地，第一栅极位于第二栅极的正中；漏极位于第一栅极的正中。

本申请的第二方面提供一种多指GGNMOS器件，包括：多个上文中所述的GGNMOS器件，其中多个GGNMOS器件并联连接。

优选地，多个GGNMOS器件中各自的栅极、源极和漏极分别对应连接。

优选地，多个GGNMOS器件中，各自的第一栅极分别对应连接，各自的第二栅极分别对应连接。

本申请第三方面提供一种ESD保护电路，包括至少一个上文中所述的 GGNMOS器件。

优选地，ESD保护电路包括多个GGNMOS器件，其中多个GGNMOS器件并联连接。

优选地，多个GGNMOS器件中各自的栅极、源极和漏极分别对应连接。

本实用新型的有益效果如下：

本实用新型提供了一种GGNMOS器件，通过采用双环栅结构，能够有效抑制常规双边结构的NMOS器件的辐射感生边缘寄生晶体管漏电效应，同时能够利用寄生NPN管(N型漏区、P型阱区和N型源区)的导通泄流能力来泄放ESD电流，能够降低NMOS器件对单粒子闩锁效应的敏感性，因此能够很好地适应辐射环境并具有良好的抗静电能力；这种GGNMOS器件还可以应用于电子系统中作为ESD保护电路，防止静电放电现象对电子元器件或电子系统造成干扰或损毁。

本实用新型还分别提供了一种多指GGNMOS器件和一种ESD保护电路，由于包括上述GGNMOS器件，因此具有相同的有益效果。

附图说明

图1为根据本申请实施例的GGNMOS器件的版图结构示意图；

图2为根据本申请实施例的多指GGNMOS器件的版图结构示意图；

图3为根据本申请实施例的多指GGNMOS器件的电路原理图；

图4为根据本申请实施例的ESD保护电路的示意性电路应用原理图。

具体实施方式

为了更清楚地说明本实用新型，下面结合优选实施例和附图对本实用新型做进一步地说明。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。在本申请的描述中，“第一”、“第二”等序数仅用于区分多个元件、部件等，并不旨在限定多个元件、部件等的顺序或优先级。

图1为根据本申请实施例的GGNMOS器件10的版图结构示意图。具体而言，图1是从器件形成有栅极的衬底表面上方俯视时，各个部分的结构关系示意图。

如图1所示，根据本申请实施例的GGNMOS器件10，包括两个源极、一个漏极103和两个栅极。其中，两个源极分别为第一源极101-1和第二源极101-2；两个栅极分别为第一栅极105-1和第二栅极105-2。

具体的，GGNMOS器件10包括衬底(未图示)、形成于衬底中的两个源极和一个漏极，以及形成于衬底上的两个栅极。其中，漏极103位于第一源极 101-1与第二源极101-2之间。第一栅极105-1和第二栅极105-2均为环形栅结构，其中第一栅极105-1围绕漏极103(即漏极103在衬底上的正投影被第一栅极105-1在衬底上的正投影所环绕)，第二栅极105-2围绕第一栅极105-1。两个栅极共同构成了环绕漏极103的双环栅结构，其中第一栅极105-1为内层栅极，第二栅极105-2为外层栅极。本申请实施例所提供的GGNMOS器件10 具有双环栅结构。

上述具有双环栅结构的GGNMOS器件10，能够利用寄生NPN管(N型漏区、P型阱区和N型源区)的导通泄流能力来泄放ESD电流。具体地，当对器件加ESD正向脉冲时，高静电电压加在漏结上(N+/P)，因为漏结反偏，器件进入高阻抗状态，直到达到雪崩击穿(一次击穿)电压V_t1为止。此时，在耗尽区产生电子-空穴对，电子被漏极接触电极收集，而空穴被衬底接触电极收集。衬底寄生电阻R_SUB的存在使衬底电压升高，当达到能使源极PN结正偏时，电子从源区注入漏区，导致NMOS管内部的寄生双极型NPN管开启， GGNMOS进入微分负阻区，电压从V_t1下降到寄生NPN导通维持电压V_h。此时，由正向导通的寄生双极型NPN泄放ESD电流。

因此，利用本申请实施例提供的GGNMOS器件10，可以对NMOS器件进行抗辐射加固，大大降低对单粒子闩锁效应的敏感性；另一方面，通过将 GGNMOS器件10中的两个栅极设置为环绕漏极103的双环栅结构，从结构上形成了内层栅极和外层栅极，如此的双环栅结构不存在栅宽方向的边缘，消除了源漏之间的边缘寄生漏电通道。

根据本申请的技术方案，GGNMOS器件10在具有传统GGNMOS优点的同时，还可以有效地抑制传统双边器件所导致的边缘寄生晶体管漏电效应，从而使GGNMOS器件10不仅保留了ESD泄流能力，并且改善了双边器件的漏电问题。

根据本申请的实施例，第一栅极105-1和第二栅极105-2可以均为多晶硅或金属材质。作为优选方案，第一栅极105-1和第二栅极105-2均为多晶硅材质。相较于传统的铝栅工艺，通过采用多晶硅栅极，可以将栅氧化层控制到500 埃以下，且不会影响电路结构的整体性能。同时，多晶硅栅特有的自对准工艺可以保证导电沟道长度精确，将多晶硅栅设计成环时可有效的分隔开源漏极，从而有效地减小了有源区的漏电问题。

进一步优选地，在GGNMOS器件10中，第一栅极105-1位于第二栅极 105-2的正中；漏极103位于第一栅极105-1的正中。比如图1所示的器件结构中，第一栅极105-1和第二栅极105-2均为长方形环状结构，即第一栅极105-1 和第二栅极105-2在衬底上的正投影均为环状结构，且环状结构的内周和外周均为长方形，则第一栅极105-1左侧外长与第二栅极105-2左侧内长之间的距离，与第一栅极105-1右侧外长与第二栅极105-2右侧内长之间的距离相等；同理，第一栅极105-1上方外宽与第二栅极105-2上方内宽之间的距离，与第一栅极105-1下方外宽与第二栅极105-2下方内宽之间的距离相等。漏极103 位于第一栅极105-1的正中，指的是漏极103在衬底上的正投影位于第一栅极 105-1在衬底上正投影的正中。

不难理解，图1中所示的GGNMOS器件10为单指条GGNMOS器件，当将多个单指条GGNMOS器件并联时，即构成多指条晶体管结构。图2示出了根据本申请的实施例的多指GGNMOS器件20的版图结构示意图；图3示出根据本申请的实施例的多指GGNMOS器件20的电路原理图。

对于单管GGNMOS器件，其抗ESD性能主要体现在寄生NPN管的导通泄流能力。当加ESD正向脉冲时，高静电电压加在漏结上(N+/P)，该结反偏，器件进入高阻抗状态，直到达到雪崩击穿(一次击穿)电压V_t1为止。此时，在耗尽区产生电子-空穴对，电子被漏极接触电极收集，而空穴被衬底接触电极收集。衬底寄生电阻R_SUB的存在使衬底电压升高，当达到能使源极PN结正偏时，电子从源区注入漏区，导致NMOS管内部的寄生双极型NPN管开启， GGNMOS进入微分负阻区，电压从V_t1下降到寄生NPN导通维持电压V_h。此时，由正向导通的寄生双极型NPN泄放ESD电流，MOSFET漏-源电压降至接近寄生的双极型晶体管的集电极-发射极导通电压。当电流继续增大，在漏端的碰撞离化点附近大的载流子密度使得电流密度非常大，产生局部“热点”；当流过器件漏端的电流密度过大时，就会造成不可恢复性热击穿。通常，漏端的热击穿点位于栅边缘附近，该热击穿对应的击穿电压为二次击穿电压V_t2，也就是单管在二次击穿电压处失效。

对于现有技术中的常规双边器件结构，如果考虑将多个单指条GGNMOS 器件并联形成多指条GGNMOS，则形成的多指条GGNMOS中的任意一根指条触发导通，进入负微分电阻区，开始泄放ESD大电流，电压再缓慢回升，如果某个或某些单指条二次击穿电压小于开启电压，在ESD应力触发其余指条之前，该指条已经进入二次击穿区，造成器件失效，不能达到设计的ESD 强度。因此并联的常规多指条GGNMOS中各个指条往往不能同时导通。若要同时导通，就需要针对多指条结构进行整体参数设计，以保证多个指条均能同时导通，这样，无形中增加了这种双边器件形成的多指条结构设计的难度。

本申请实施例中提供的多指GGNMOS器件20，包括多个并联连接的 GGNMOS器件10。设计时只要令每个单指条的开启电压均小于二次击穿电压，这样由多个单指条并联构成的多指条晶体管在大电流的情况下，单个器件进入二次击穿之前其它并联的器件已经开启，从而可以保证各个指条均匀导通，这样，不仅降低了设计难度，同时也简化了制造工艺。

清楚起见，在图2中仅示出了两个单管GGNMOS并联的情况，为了容易区分，这里分别标号为10和10′，图2中的前后箭头表示省略了可能的其它并联的单管GGNMOS。也就是说，并联连接的单管GGNMOS并不限于两个，且本领域技术人员应当理解，多于两个的并联连接关系均是类似的。图3中示意性地给出了多个GGNMOS器件10并联连接使用时的电路原理图。

根据本申请的实施例，当将多个单管GGNMOS器件并联时，多个单管 GGNMOS器件中各自的源极(S)、漏极(D)和栅极(G)对应连接。

具体地，如图2所示，GGNMOS器件10的第一源极101-1、第二源极101-2 与GGNMOS器件10′中的第一源极101-1′、第二源极101-2′分别对应连接， GGNMOS器件10的漏极103与GGNMOS器件10′中的漏极103′连接，GGNMOS器件10的第一栅极105-1与GGNMOS器件10′中的第一栅极105-1′连接、GGNMOS器件10的第二栅极105-2与GGNMOS器件10′中的第二栅极105-2′连接。

不难理解，在功能上，GGNMOS器件10的第一源极101-1和第二源极101-2 不需要特别区分，即，两个源极连接在一起引出源电极(图2中未示出)。当并联时，GGNMOS器件10的第一源极101-1和GGNMOS器件10′的第二源极 101-2′对应连接、GGNMOS器件10的第二源极101-2和GGNMOS器件10′的第一源极101-1′对应连接。

不同地，在功能上，GGNMOS器件10的第一栅极105-1和第二栅极105-2 应予以区分，即，第一栅极105-1与第一栅极105-1′连接在一起引出第一栅电极(图2未示出)、第二栅极105-2与第二栅极105-2′连接在一起引出第二栅电极(图2未示出)。在实际应用时，根据器件在电路中的功能和结构关系，可以将第一栅电极和第二栅电极共同连接至相同的电位，也可以分别连接至不同的电位。因此，在本申请中，并联连接的多个单管GGNMOS器件中，各自的栅极对应连接，指的是各个单管GGNMOS中的第一栅极105-1、105-1′对应连接、第二栅极105-2、105-2′对应连接。

当电路中仅有两个并联的单管GGNMOS时，GGNMOS器件10的第一栅极105-1和GGNMOS器件10′中的第一栅极105-1′连接，GGNMOS器件10的第二栅极105-2和GGNMOS器件10′中的第二栅极105-2′连接，GGNMOS器件10的第一源极101-1、第二源极101-2与GGNMOS器件10′中的第一源极 101-1′、第二源极101-2′分别对应连接，GGNMOS器件10的漏极103与GGNMOS器件10′的漏极103′连接。当然，还应根据器件在保护电路中的连接关系与外部其他器件和电路建立连接。

正是由于上文所述的多个GGNMOS器件10并联连接形成多指GGNMOS 器件20，使得可以通过简单的多管并联就可以达到均匀触发多指GGNMOS器件20的目的，所以在需要提高抗ESD能力时，不需要因为考虑非均匀开启问题而改变单管的版图结构，仅仅通过多个本发明提供的单管进行并联就可以整体提高电路的抗ESD能力，而不必担心非均匀触发问题。

根据本申请的实施例，还可以将GGNMOS器件10或多指GGNMOS器件 20应用于ESD保护电路，用于芯片I/O PAD(输入/输出焊点)的防静电保护。具体地，该ESD保护电路可以包括一个GGNMOS器件10或者多个并联连接的GGNMOS器件10。

本领域技术人员应理解，具体的ESD电路，可以根据应用环境和场景的参数要求合理设计，比如将单个GGNMOS器件10与其它电子元器件进行合理组合而形成ESD保护电路；再比如将一个或多个多指GGNMOS器件20与其它电子元器件进行合理组合而形成ESD保护电路。其中上述电子元器件可以根据实际需求，选自电阻、电容、电感等中的至少一个。

例如，ESD保护电路也可以以如图3的原理图示意性表示，该ESD保护电路包括三个多指GGNMOS器件20，每个多指GGNMOS器件包括两个并联的GGNMOS器件10和10′以及所需的电阻、电容、电感等元器件。

图4为根据本申请实施例的ESD保护电路的示意性电路应用原理图。如图4所示，可以将包括单个GGNMOS器件10或者将包括多个GGNMOS器件 10的多指GGNMOS器件20的ESD保护电路设置在其它电路的I/O PAD和电源VDD等位置，从而可以有效防止电压脉冲对其内部其余功能电路的损害。

显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。

Claims (9)

1.一种GGNMOS器件，其特征在于，包括：衬底；形成于所述衬底中的源极和漏极；以及形成于所述衬底上的栅极；其中，

所述源极包括第一源极和第二源极；

所述漏极位于所述第一源极与所述第二源极之间；

所述栅极包括第一栅极和第二栅极，所述第一栅极在衬底上的正投影围绕所述漏极在所述衬底上的正投影，所述第二栅极在衬底上的正投影围绕所述第一栅极在衬底上的正投影。

2.根据权利要求1所述的GGNMOS器件，其特征在于，所述栅极为多晶硅栅极。

3.根据权利要求1或2所述的GGNMOS器件，其特征在于，所述第一栅极位于所述第二栅极的正中；所述漏极位于所述第一栅极的正中。

4.一种多指GGNMOS器件，其特征在于，包括：多个如权利要求1-3任一项中所述的GGNMOS器件，其中所述多个GGNMOS器件并联连接。

5.根据权利要求4所述的多指GGNMOS器件，其特征在于，所述多个GGNMOS器件中，各自的所述栅极、所述源极和所述漏极分别对应连接。

6.根据权利要求5所述的多指GGNMOS器件，其特征在于，所述多个GGNMOS器件中，各自的所述第一栅极分别对应连接，各自的所述第二栅极分别对应连接。

7.一种ESD保护电路，其特征在于，包括至少一个如权利要求1-3任一项所述的GGNMOS器件。

8.根据权利要求7所述的ESD保护电路，其特征在于，所述ESD保护电路包括多个GGNMOS器件，其中所述多个GGNMOS器件并联连接。

9.根据权利要求8所述的ESD保护电路，其特征在于，所述多个GGNMOS器件中各自的所述栅极、所述源极和所述漏极分别对应连接。

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