JPS58140150A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58140150A JPS58140150A JP57023206A JP2320682A JPS58140150A JP S58140150 A JPS58140150 A JP S58140150A JP 57023206 A JP57023206 A JP 57023206A JP 2320682 A JP2320682 A JP 2320682A JP S58140150 A JPS58140150 A JP S58140150A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1022—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にバイポーラＲＡＭ装置
に関する。バイポーラＲＡＭ（ランダム・アクセス・メ
モリ）集積回路Ｆｉ、近年増々高集積度化、高速度化が
すすみ、正に日進月歩の様相を呈している。しかしなが
ら、１９７８年にいわゆるアルファ（α）Ｍソフトエラ
ーの問題が発明されて以来、高集積度、高速度化への順
調な歩みＫかなりの足なみの乱れと停滞が見られた。こ
のα線ソフトエラーは、チップを収納するパッケージ材
料に含まれる微量のウラン（Ｕ）やトリウム（’ｌ’ｈ
）から放出されるα線によって誘き起こされるもので
ある。即ち、ウランやトリウムＯａ崩壊によって放出さ
れるａ ｍＩＩ （Ｈｅの原子核）のエネルギーは５Ｍ
＊Ｖ（メガ・エレクト窒ンボルト）を中心に分布し、最
大９ ＭｅＶにまで達する。従ってパッケージから放出
されるα線も、このｉｉ１度のエネルギーを持ち得る。
に関する。バイポーラＲＡＭ（ランダム・アクセス・メ
モリ）集積回路Ｆｉ、近年増々高集積度化、高速度化が
すすみ、正に日進月歩の様相を呈している。しかしなが
ら、１９７８年にいわゆるアルファ（α）Ｍソフトエラ
ーの問題が発明されて以来、高集積度、高速度化への順
調な歩みＫかなりの足なみの乱れと停滞が見られた。こ
のα線ソフトエラーは、チップを収納するパッケージ材
料に含まれる微量のウラン（Ｕ）やトリウム（’ｌ’ｈ
）から放出されるα線によって誘き起こされるもので
ある。即ち、ウランやトリウムＯａ崩壊によって放出さ
れるａ ｍＩＩ （Ｈｅの原子核）のエネルギーは５Ｍ
＊Ｖ（メガ・エレクト窒ンボルト）を中心に分布し、最
大９ ＭｅＶにまで達する。従ってパッケージから放出
されるα線も、このｉｉ１度のエネルギーを持ち得る。
５ ＭｅＶのα線はシリコン中を約３０μｍ走り、この
間に１．４Ｘ１０’個の電子・正孔対を生成する。特に
ｎｉｌコレクタ領域で生成された正孔はコレクタ・基板
接合に達すると接合内電界に引かれて基板へと流れてい
く。又１＊ ｎ Ｗｉフレクタ領域で生成された電子及
び基板内で生成し、コレクタ・基板接合へ達し、接合内
の電界によってコレクタ匈へと引かれていった電子ａ、
ｎｌｌ：＝レクタ領域を拡散していく。この結果、コレ
クタから基板への電流の流れが生じる。この為、メモリ
セルの対（つい）トランジスタの内のオフ側のトランジ
スタのコレクタ電位が下がり、メモリセルの反転が起き
るのである。この現象を更に回路図を用いて説明する。
間に１．４Ｘ１０’個の電子・正孔対を生成する。特に
ｎｉｌコレクタ領域で生成された正孔はコレクタ・基板
接合に達すると接合内電界に引かれて基板へと流れてい
く。又１＊ ｎ Ｗｉフレクタ領域で生成された電子及
び基板内で生成し、コレクタ・基板接合へ達し、接合内
の電界によってコレクタ匈へと引かれていった電子ａ、
ｎｌｌ：＝レクタ領域を拡散していく。この結果、コレ
クタから基板への電流の流れが生じる。この為、メモリ
セルの対（つい）トランジスタの内のオフ側のトランジ
スタのコレクタ電位が下がり、メモリセルの反転が起き
るのである。この現象を更に回路図を用いて説明する。
第１図は、本発明において改善の対象としていルメモリ
セルの等価回路図である。−Ｖｍｍボルトの端子１と、
アドレス１１２との間に一対のトランジスタ３，４から
なるフリップ７０ツブを有する。
セルの等価回路図である。−Ｖｍｍボルトの端子１と、
アドレス１１２との間に一対のトランジスタ３，４から
なるフリップ７０ツブを有する。
トランジスタ３．４のエミッタから、それぞれピッ）［
５，６が出ている。トランジスタ３，４のコレクタに、
それぞれ抵抗Ｒとシ目ットキーダイオード７とが接続さ
れている。また、トランジスタ３．４にはそれぞれこれ
につながる等測的に４種類のコンデンサが考えられうる
。即ち、単位メモリセルのオフ（ＯＦＦ）側トランジス
タ３のコレクタ・ノードにつく全容量ＯＴは、コレクタ
・基板間接合容量をＯｃ畠コレクタ・ベース間接合容量
をＯｃｌベース・エミッタ接合容量をＯＢＮ＋シッット
キーダイオードの接合容量をＣｈＢＤとするとＯＴ −
Ｏｃｍ ＋ ０ＩＩＤ ＋ ２ Ｘ ＱＣ！ｌ ＋ ２
ｘ Ｏｍｉ となる。今、α線により、メモリ・セ
ル内のコレクタ基板接合近傍に誘起される電子・ホール
対電荷をΔＱとすると、０ＩＰＦ側トランジスタ４のコ
レクの電位変化ｌｖはノＱ１０Ｔとなる。メモリセルの
ホールド電位ｖＨは、 ０．３ Ｖ近辺に設定されてい
る為この電位変化ｊｉｖを０．１ｖ以下位に抑えないと
、事実上、種々のゆらぎにより、メモリセルの反転が起
こってしまうのである。この電位変化ΔＶを抑える為に
は、電子・正孔対電荷ノＱを小さくするか、又は、メモ
リセルのコレクタに付く全容量０！を大きくすればよい
。前者の電子ホール対電荷ｊＱを小さくする為には、放
射性物質含有量の少ないパッケージ材料の検討や、チッ
プ上にα線遮幣物質を付着するなどによって、ある程度
の減少は可能である。しかしながらΔＱ減少による解決
法は事実上限界があり完全な対策とはなり得ない。後者
の解決法は、メモリセルを構成するトランジスタの寸法
を大きくすれば全容量０！は必然的に大きくなるのであ
るが、単純にこれを行なったのでは微細パターン化によ
る高集積度化、高速化の方向と反することになる。今、
第２図の等価回路に示す様に、メモリセルのトランジス
タのコレクタノードＡにつく全容量ＯＴ （−０ｃｔｒ
＋ ＣＩＩＢＤ 十２ｘ Ｑ（Ｂ ＋２ Ｘ Ｃ１ｍ
）のうち、接合容量０１１１Ｄとコレクタ・ペース間
容量ＯＣＲとは、メモリセルの負荷抵抗Ｒに並列に入る
為スピードアップフンデンサとしての役目をしているこ
とに着目して、双方のうち特に２倍の７アクターで効い
ているコレクタ・ペース間容量ＯＣ１を選択的に増大せ
しめることにより、α線ソフトエラーに対する余裕度が
増し、かつ高速化（アドレスアクセス時間の改善）も同
時に可能となることが解った。
５，６が出ている。トランジスタ３，４のコレクタに、
それぞれ抵抗Ｒとシ目ットキーダイオード７とが接続さ
れている。また、トランジスタ３．４にはそれぞれこれ
につながる等測的に４種類のコンデンサが考えられうる
。即ち、単位メモリセルのオフ（ＯＦＦ）側トランジス
タ３のコレクタ・ノードにつく全容量ＯＴは、コレクタ
・基板間接合容量をＯｃ畠コレクタ・ベース間接合容量
をＯｃｌベース・エミッタ接合容量をＯＢＮ＋シッット
キーダイオードの接合容量をＣｈＢＤとするとＯＴ −
Ｏｃｍ ＋ ０ＩＩＤ ＋ ２ Ｘ ＱＣ！ｌ ＋ ２
ｘ Ｏｍｉ となる。今、α線により、メモリ・セ
ル内のコレクタ基板接合近傍に誘起される電子・ホール
対電荷をΔＱとすると、０ＩＰＦ側トランジスタ４のコ
レクの電位変化ｌｖはノＱ１０Ｔとなる。メモリセルの
ホールド電位ｖＨは、 ０．３ Ｖ近辺に設定されてい
る為この電位変化ｊｉｖを０．１ｖ以下位に抑えないと
、事実上、種々のゆらぎにより、メモリセルの反転が起
こってしまうのである。この電位変化ΔＶを抑える為に
は、電子・正孔対電荷ノＱを小さくするか、又は、メモ
リセルのコレクタに付く全容量０！を大きくすればよい
。前者の電子ホール対電荷ｊＱを小さくする為には、放
射性物質含有量の少ないパッケージ材料の検討や、チッ
プ上にα線遮幣物質を付着するなどによって、ある程度
の減少は可能である。しかしながらΔＱ減少による解決
法は事実上限界があり完全な対策とはなり得ない。後者
の解決法は、メモリセルを構成するトランジスタの寸法
を大きくすれば全容量０！は必然的に大きくなるのであ
るが、単純にこれを行なったのでは微細パターン化によ
る高集積度化、高速化の方向と反することになる。今、
第２図の等価回路に示す様に、メモリセルのトランジス
タのコレクタノードＡにつく全容量ＯＴ （−０ｃｔｒ
＋ ＣＩＩＢＤ 十２ｘ Ｑ（Ｂ ＋２ Ｘ Ｃ１ｍ
）のうち、接合容量０１１１Ｄとコレクタ・ペース間
容量ＯＣＲとは、メモリセルの負荷抵抗Ｒに並列に入る
為スピードアップフンデンサとしての役目をしているこ
とに着目して、双方のうち特に２倍の７アクターで効い
ているコレクタ・ペース間容量ＯＣ１を選択的に増大せ
しめることにより、α線ソフトエラーに対する余裕度が
増し、かつ高速化（アドレスアクセス時間の改善）も同
時に可能となることが解った。
本発明の目的は、微細パターン化による高集積度化、高
速度化の方向と矛盾することなく、メモリセルを構成す
るトランジスタのコレクタに付く全容量（Ｏｔ）を大き
くし、α線ソフトエラーに対する余裕度を増大させる手
段を有する半導体装置を提供することＫある。
速度化の方向と矛盾することなく、メモリセルを構成す
るトランジスタのコレクタに付く全容量（Ｏｔ）を大き
くし、α線ソフトエラーに対する余裕度を増大させる手
段を有する半導体装置を提供することＫある。
本発明は、プレーナ型バイポーラメモリにおいて、メモ
リセルを構成するトランジスタのベース領域の底部を、
ｎ型エピタキシャルシリコン中ニイオン注入により形成
したｎ＋領領域接触させたことを特徴とする半導体装置
である。例えば、メモリセル部を構成するプレナＷｎｐ
ｎ）ランジスタのベース領域の底部をエピタキシャルシ
リコン中にイオン注入により形成した高識度ｎ型領域と
接触させることにより、コレクターベース接合０ｃｙｈ
を増大せしめ、一方特に周辺回路（前記メモリセル部以
外）を構成するｎｐｎ ）ランジスタのペース領域下に
はイオン注入による高淡度ｎｌｌ領域を形成せず、；レ
クタベース接合ＯＣＩはエピタキシャルシリコン層とで
きまる接金とすることで、周辺回路（入・出力系も含む
）のトランジスタの論耐圧、高速性を維持して、α線ソ
フトエラーに強く、高密度、高速かつ外部ＤＣ規格を満
足させることができゐのである。
リセルを構成するトランジスタのベース領域の底部を、
ｎ型エピタキシャルシリコン中ニイオン注入により形成
したｎ＋領領域接触させたことを特徴とする半導体装置
である。例えば、メモリセル部を構成するプレナＷｎｐ
ｎ）ランジスタのベース領域の底部をエピタキシャルシ
リコン中にイオン注入により形成した高識度ｎ型領域と
接触させることにより、コレクターベース接合０ｃｙｈ
を増大せしめ、一方特に周辺回路（前記メモリセル部以
外）を構成するｎｐｎ ）ランジスタのペース領域下に
はイオン注入による高淡度ｎｌｌ領域を形成せず、；レ
クタベース接合ＯＣＩはエピタキシャルシリコン層とで
きまる接金とすることで、周辺回路（入・出力系も含む
）のトランジスタの論耐圧、高速性を維持して、α線ソ
フトエラーに強く、高密度、高速かつ外部ＤＣ規格を満
足させることができゐのである。
次に、本発明の実施例になるメモリーセル部及び周辺回
路の）ランジスタの特徴を、断面図（第３図及び第４図
）を用いて説明する。
路の）ランジスタの特徴を、断面図（第３図及び第４図
）を用いて説明する。
第３図において、ベース領域８の底部は、 ｎ！１エピ
タキシャルシリコンの中にイオン注入により形成された
高濃度ｎ！ｉｌ領域１０（不純物濃度１ｏ１７１５＋３
以上）と接触しており、コレクタ・ベース耐圧もＩＯＶ
程度となる。このベース領域８上にはこれと逆導電型の
不純物層を介して第１のエミッタ電極１１．第２の工處
ツタ電極１２とベース電極１３とが設けられており、一
方ｎｆｆ１ｌ領域上にはコレクタ電極１４．シ冒ットキ
ーダイオード電極１５とが設けられる。
タキシャルシリコンの中にイオン注入により形成された
高濃度ｎ！ｉｌ領域１０（不純物濃度１ｏ１７１５＋３
以上）と接触しており、コレクタ・ベース耐圧もＩＯＶ
程度となる。このベース領域８上にはこれと逆導電型の
不純物層を介して第１のエミッタ電極１１．第２の工處
ツタ電極１２とベース電極１３とが設けられており、一
方ｎｆｆ１ｌ領域上にはコレクタ電極１４．シ冒ットキ
ーダイオード電極１５とが設けられる。
又、電極外の表面には絶縁性保護膜１６が設けられてい
る。
る。
又、一方第４図において、周辺回路部のベース領域下１
７にはイオン注入による高濃度ｎ型領域は設けられてお
らず、この部分のコレクタ・ベース接合のコレクタ側の
濃度は、ｎ型エピタキシャルシリコン層のドーピング濃
度でありｓ １０ ”／ａｔｓ”程度である。この時
、メモリセル部のトランジスタのコレクタ・ベース接合
容量（前者）は、メモリーセル部以外のそれ（後者）の
３倍程度となる。
７にはイオン注入による高濃度ｎ型領域は設けられてお
らず、この部分のコレクタ・ベース接合のコレクタ側の
濃度は、ｎ型エピタキシャルシリコン層のドーピング濃
度でありｓ １０ ”／ａｔｓ”程度である。この時
、メモリセル部のトランジスタのコレクタ・ベース接合
容量（前者）は、メモリーセル部以外のそれ（後者）の
３倍程度となる。
尚、同図において、ベース領域１８上には拡散層を介し
てエミッタ電極１９と、直接ベース電極２゜とが設けら
れｓ ｎｌｌシリコン層の上にはコレクタ電極が設けら
れている。
てエミッタ電極１９と、直接ベース電極２゜とが設けら
れｓ ｎｌｌシリコン層の上にはコレクタ電極が設けら
れている。
以上のように、本発明の実施例は、プレーナ屋バイポー
ラＲＡＭ集積回路の単一チップ内において、メモリセル
部のｎｐｎ ）ランジスタのベース領域下のｓ ｎＷ！
エピタキシャルシリコン中に、イオン注入により形成し
たｎｌＩ高濃度不純物層を設け、該ｎｐｎ）ランジスタ
のベース領域と接触させ、かつ周辺（メモリセル以外の
）回路部を形成する領域には１ｍ ｎ Ｗ高濃度不純物
層を設けないことを特徴とするものである。
ラＲＡＭ集積回路の単一チップ内において、メモリセル
部のｎｐｎ ）ランジスタのベース領域下のｓ ｎＷ！
エピタキシャルシリコン中に、イオン注入により形成し
たｎｌＩ高濃度不純物層を設け、該ｎｐｎ）ランジスタ
のベース領域と接触させ、かつ周辺（メモリセル以外の
）回路部を形成する領域には１ｍ ｎ Ｗ高濃度不純物
層を設けないことを特徴とするものである。
この為、本発明によれば、メモリセル部トランジスタの
コレクタ・ベース接合容量がパターンの増大を伴わずに
実現でき、α線ソフトエラに対する余裕度を増大させる
と同時に、スピードアップコンデンサの役目も強化でき
る。本発明による構造を、パッケージの放射性物質の低
減化及びチップ上へ被着する有効なα線被着物質の採用
などと兼ね合わせるならば、さらに高集積化、高速化さ
れたパイ〆−ラＲＡＭの実現が可能となる。
コレクタ・ベース接合容量がパターンの増大を伴わずに
実現でき、α線ソフトエラに対する余裕度を増大させる
と同時に、スピードアップコンデンサの役目も強化でき
る。本発明による構造を、パッケージの放射性物質の低
減化及びチップ上へ被着する有効なα線被着物質の採用
などと兼ね合わせるならば、さらに高集積化、高速化さ
れたパイ〆−ラＲＡＭの実現が可能となる。
第１図はメモリセルの等価回路図であり、第２図は第１
因のコレクター・ノードにおける等価回路図である。第
３因および第４図はそれぞれ本発明の実施例を示す断面
図である。 尚、図において、１は端子、２はアドレス線、３．４は
トランジスタ、５，６はビット線、７はシ曹ットキーダ
イオード、８はペース領域、９はｎ型エピタキシャルシ
リコン、１０は高ｔｌｋ 度ｎ 型領域、１１は第１の
エミッタ電極％１２は第２のエミッタ電極、１３はベー
ス電極、１４はコレクタ電極、１６は絶縁膜、１７はベ
ース領域の下の部分、１８はベース領域、１９はエミッ
タ電極、２０はベース電極、２１はコレクタ電極である
。
因のコレクター・ノードにおける等価回路図である。第
３因および第４図はそれぞれ本発明の実施例を示す断面
図である。 尚、図において、１は端子、２はアドレス線、３．４は
トランジスタ、５，６はビット線、７はシ曹ットキーダ
イオード、８はペース領域、９はｎ型エピタキシャルシ
リコン、１０は高ｔｌｋ 度ｎ 型領域、１１は第１の
エミッタ電極％１２は第２のエミッタ電極、１３はベー
ス電極、１４はコレクタ電極、１６は絶縁膜、１７はベ
ース領域の下の部分、１８はベース領域、１９はエミッ
タ電極、２０はベース電極、２１はコレクタ電極である
。
Claims (1)
- プレーナ製バイポーラメモリにおいて、メモリセルを構
成するトランジスタのペース領域の底部’に、 ｎｌｌ
エピタキシャルシリコン中にイオン注入により形成した
ｎｍ高磯度領域と接触させたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023206A JPS58140150A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023206A JPS58140150A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140150A true JPS58140150A (ja) | 1983-08-19 |
Family
ID=12104187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023206A Pending JPS58140150A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140150A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234068A (ja) * | 1985-04-10 | 1986-10-18 | Nec Corp | バイポ−ラｒａｍ |
| JPS63140567A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1982
- 1982-02-16 JP JP57023206A patent/JPS58140150A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234068A (ja) * | 1985-04-10 | 1986-10-18 | Nec Corp | バイポ−ラｒａｍ |
| JPS63140567A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
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