JP2908198B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体メモリ装置において、α線の発生源が近接し
ておかれた場合でも、高いソフト・エラー耐力を持つメ
モリ・セルを実現することができる半導体装置に関す
る。
に、半導体メモリ装置において、α線の発生源が近接し
ておかれた場合でも、高いソフト・エラー耐力を持つメ
モリ・セルを実現することができる半導体装置に関す
る。
【０００２】
【従来の技術】従来この種の半導体装置では、メモリの
大容量が進む中で、メモリ・セルのサイズ縮小が進みメ
モリ・セル単体の情報を蓄えるキャパスタの容量（Ｃ）
は少なくなっている。更に、消費電力削減や、トランジ
スタの微細化に伴う電源（Ｖ）の低電圧化も進んでいる
ため、個別のメモリ・セルの蓄積記憶電荷（＝Ｃ・Ｖ）
は近年のバイポーラＲＡＭでも１００ｆＣ（フェムトク
ーロン）程度、ＭＯＳ・ＳＲＡＭでは数十ｆＣ、ＤＲＡ
Ｍでは数ｆＣ以下であることが知られている。これに対
してα線がＰＮ接合界面に照射される際に発生する電荷
によるメモリ・セルの情報破壊（ソフト・エラー）が発
生する。このソフト・エラーの発生機構については、例
えば解説（鈴木：電気学会誌Ｖｏ１１０１，Ｎｏ４，ｐ
ｐ３９〜４６）等がある。
大容量が進む中で、メモリ・セルのサイズ縮小が進みメ
モリ・セル単体の情報を蓄えるキャパスタの容量（Ｃ）
は少なくなっている。更に、消費電力削減や、トランジ
スタの微細化に伴う電源（Ｖ）の低電圧化も進んでいる
ため、個別のメモリ・セルの蓄積記憶電荷（＝Ｃ・Ｖ）
は近年のバイポーラＲＡＭでも１００ｆＣ（フェムトク
ーロン）程度、ＭＯＳ・ＳＲＡＭでは数十ｆＣ、ＤＲＡ
Ｍでは数ｆＣ以下であることが知られている。これに対
してα線がＰＮ接合界面に照射される際に発生する電荷
によるメモリ・セルの情報破壊（ソフト・エラー）が発
生する。このソフト・エラーの発生機構については、例
えば解説（鈴木：電気学会誌Ｖｏ１１０１，Ｎｏ４，ｐ
ｐ３９〜４６）等がある。
【０００３】
【発明が解決しようとする課題】特にこのα線は、セラ
ミック・半導体パッケージや、ハンダ等のウラン、トリ
ウム等の重金属不純物を多く含む材料から発生する割合
が多いことが知られている。従来この問題に対しては、
ＰＮ接合界面へのα線の照射確率を減らすために、重金
属不純物濃度の高い材料をメモリ・セルから遠ざけた
り、α線遮蔽物を入れる等で対応してきた。しかしなが
ら、このような従来の半導体装置ではハンダを直接チッ
プ内に載せるフリップ・チップやＴＡＢ形状の実装で
は、メモリ・セルとの間にα線遮蔽物を配置できないた
め、ソフト・エラーは大きな問題となっている。
ミック・半導体パッケージや、ハンダ等のウラン、トリ
ウム等の重金属不純物を多く含む材料から発生する割合
が多いことが知られている。従来この問題に対しては、
ＰＮ接合界面へのα線の照射確率を減らすために、重金
属不純物濃度の高い材料をメモリ・セルから遠ざけた
り、α線遮蔽物を入れる等で対応してきた。しかしなが
ら、このような従来の半導体装置ではハンダを直接チッ
プ内に載せるフリップ・チップやＴＡＢ形状の実装で
は、メモリ・セルとの間にα線遮蔽物を配置できないた
め、ソフト・エラーは大きな問題となっている。
【０００４】図６はチップ上のメモリ・セルの断面図
で、直近にハンダ等のα線源がある場合の電荷発生の様
子を示した図である。ここでは、シリコン基板はＰ型
で、記憶ノードは＋の電荷を蓄積しているＮ型領域であ
るとする。α線は斜め上方の比較的浅い角度からシリコ
ン基板に入射し、１μｍ当たり３万〜９万個の電子・正
孔対が発生する。このうちメモリ・セルの記憶ノードの
下のＰＮ接合界面に広がる空乏層近発生した電子は記憶
ノードに収集され、この電子の電荷量がメモリ・セルの
蓄積記憶電荷の量を越えるとメモリ・セルの情報は破壊
される。
で、直近にハンダ等のα線源がある場合の電荷発生の様
子を示した図である。ここでは、シリコン基板はＰ型
で、記憶ノードは＋の電荷を蓄積しているＮ型領域であ
るとする。α線は斜め上方の比較的浅い角度からシリコ
ン基板に入射し、１μｍ当たり３万〜９万個の電子・正
孔対が発生する。このうちメモリ・セルの記憶ノードの
下のＰＮ接合界面に広がる空乏層近発生した電子は記憶
ノードに収集され、この電子の電荷量がメモリ・セルの
蓄積記憶電荷の量を越えるとメモリ・セルの情報は破壊
される。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
一方向に配列されたα線の発生源となる複数のハンダ・
バンプと、複数のハンダ・バンプに隣接し、短辺方向が
一義的に定まる記憶ノード拡散領域を有するメモリセル
が複数あるメモリセル領域とを有する半導体装置であっ
て、複数のハンダ・バンプの配列方向と記憶ノード拡散
領域の短辺方向とがほぼ垂直となるようにすることに特
徴があり、また、そのメモリセルがフリップ・フロップ
回路で構成されていることを特徴とするものである。
一方向に配列されたα線の発生源となる複数のハンダ・
バンプと、複数のハンダ・バンプに隣接し、短辺方向が
一義的に定まる記憶ノード拡散領域を有するメモリセル
が複数あるメモリセル領域とを有する半導体装置であっ
て、複数のハンダ・バンプの配列方向と記憶ノード拡散
領域の短辺方向とがほぼ垂直となるようにすることに特
徴があり、また、そのメモリセルがフリップ・フロップ
回路で構成されていることを特徴とするものである。
【０００６】
【作用】本発明においては、半導体装置内のメモリ・セ
ルにおいて、その基板との接合界面の形状の長辺方向
が、ハンダ等のα線源の入射方向に対して直角に配置し
たことを特徴とするもので、α線の入射での１セル当た
りの発生電荷の収集量が通過距離が短くなることによ
り、減少し、ソフト・エラー耐量が上がり、また、１回
のα線入射で同一メモリ・セル内の対となるノードにほ
ぼ同量の電荷が発生することにより、メモリ・セルの反
転確率を減少させるものである。このように、本発明
は、半導体メモリ装置において、α線の発生源が近接し
ておかれた場合でも、高いソフト・エラー耐力を持つメ
モリ・セルを実現することができるものである。
ルにおいて、その基板との接合界面の形状の長辺方向
が、ハンダ等のα線源の入射方向に対して直角に配置し
たことを特徴とするもので、α線の入射での１セル当た
りの発生電荷の収集量が通過距離が短くなることによ
り、減少し、ソフト・エラー耐量が上がり、また、１回
のα線入射で同一メモリ・セル内の対となるノードにほ
ぼ同量の電荷が発生することにより、メモリ・セルの反
転確率を減少させるものである。このように、本発明
は、半導体メモリ装置において、α線の発生源が近接し
ておかれた場合でも、高いソフト・エラー耐力を持つメ
モリ・セルを実現することができるものである。
【０００７】
【実施例】つぎに本発明の実施例について図面を参照し
て説明する。 ［実施例１］図１は本発明の一つの実施例の半導体装置
の平面図、図２は図１のａ−ａ′での断面図である。こ
こでは半導体基板Ｗ上にハンダ・バンプＨが配置され、
その間にメモリ・セル配列ＣＡがある。図３は、図１、
図２のメモリ配置ＣＡの拡大した単体メモリ・セルＭＣ
の形状の平面図、図４はそのｂ−ｂ′間での断面図、図
５は、図３のメモリ・セルの回路図を示している。ここ
でメモリ・セルＭＣは、ＰＮＰ負荷型バイポーラ・メモ
リの場合で例示する。この実施例において、本発明の一
の発明の構成要件について、その対応を図１〜図５で説
明する。半導体装置の各メモリ・セル配列は、図１およ
び、図１のａ−ａ´断面の図２でのＣＡであり、この部
分を拡大したものが図３である。ここで各メモリ・セル
ＭＣは同一形状で規則的に配置されている。フリップ・
プロップ型のメモリ・セルの場合、その単位セルはＵ
ａ，Ｕｂの一組からなる。重金属高濃度不純物で構成さ
れた半導体装置端子とは、図１及び図２のＨである。メ
モリ・セルの情報記憶ノードとは、各メモリ・セルのＭ
Ｃについて、図３およびそのｂ−ｂ´断面の図４のＵ
ａ，Ｕｂであり、回路図（図５）のＡ及びＢのノードに
あたる。メモリ・セルの情報記憶ノードの半導体接合界
面とは、図のＵａ，Ｕｂの半導体基板面（シリコン基板
面）とのＰＮ接合面をさし、図３のＵａ，Ｕｂの下部、
図４のＵａ，Ｕｂ部下の実線で示された部分である。半
導体接合界面の形状の長手方向とは、図３のＵａ，Ｕｂ
について各Ｌｙを取る方向である。情報記憶ノードの半
導体接合界面の形状の長手方向が、該半導体装置端子に
対して垂直に配置されるとは、図１のように平面図で見
た場合にハンダ・バンプＨとメモリ・セル配列ＣＡを直
線状に並べた方向（ａ−ａ´方向）に対して、図３で示
すＬｙの方向が９０°ないしそれに近い角度になること
をいっている。
て説明する。 ［実施例１］図１は本発明の一つの実施例の半導体装置
の平面図、図２は図１のａ−ａ′での断面図である。こ
こでは半導体基板Ｗ上にハンダ・バンプＨが配置され、
その間にメモリ・セル配列ＣＡがある。図３は、図１、
図２のメモリ配置ＣＡの拡大した単体メモリ・セルＭＣ
の形状の平面図、図４はそのｂ−ｂ′間での断面図、図
５は、図３のメモリ・セルの回路図を示している。ここ
でメモリ・セルＭＣは、ＰＮＰ負荷型バイポーラ・メモ
リの場合で例示する。この実施例において、本発明の一
の発明の構成要件について、その対応を図１〜図５で説
明する。半導体装置の各メモリ・セル配列は、図１およ
び、図１のａ−ａ´断面の図２でのＣＡであり、この部
分を拡大したものが図３である。ここで各メモリ・セル
ＭＣは同一形状で規則的に配置されている。フリップ・
プロップ型のメモリ・セルの場合、その単位セルはＵ
ａ，Ｕｂの一組からなる。重金属高濃度不純物で構成さ
れた半導体装置端子とは、図１及び図２のＨである。メ
モリ・セルの情報記憶ノードとは、各メモリ・セルのＭ
Ｃについて、図３およびそのｂ−ｂ´断面の図４のＵ
ａ，Ｕｂであり、回路図（図５）のＡ及びＢのノードに
あたる。メモリ・セルの情報記憶ノードの半導体接合界
面とは、図のＵａ，Ｕｂの半導体基板面（シリコン基板
面）とのＰＮ接合面をさし、図３のＵａ，Ｕｂの下部、
図４のＵａ，Ｕｂ部下の実線で示された部分である。半
導体接合界面の形状の長手方向とは、図３のＵａ，Ｕｂ
について各Ｌｙを取る方向である。情報記憶ノードの半
導体接合界面の形状の長手方向が、該半導体装置端子に
対して垂直に配置されるとは、図１のように平面図で見
た場合にハンダ・バンプＨとメモリ・セル配列ＣＡを直
線状に並べた方向（ａ−ａ´方向）に対して、図３で示
すＬｙの方向が９０°ないしそれに近い角度になること
をいっている。
【０００８】このような構成において、メモリ・セルＭ
Ｃの情報保持ノードＡ、Ｂの半導体界面の形状は、ＮＰ
ＮトランジスタＴＲ１、ＴＲ２のコレクタとＰＮＰトラ
ンジスタＴＲ３、ＴＲ４のベースの共用のＮ型領域Ｕ
ａ、Ｕｂで決まり、この直下のＰ型基板Ｗとの間に空乏
層Ｅが０．１〜１μｍ程度の厚さで広がっている。通常
のＰＮＰ負荷型メモリ・セルではＮ型領域Ｕａ、Ｕｂの
形状はＰＮＰトランジスタの特性面から縦横比が１：３
〜６程度の長方形の形状となることが一般的である。こ
の実施例ではこの長辺方向を隣接するハンダ・バンプＨ
に対して直角に配置しており、かつ１つのメモリ・セル
の１対のＮ型領域Ｕａ、Ｕｂはハンダ・バンプＨに対し
て直線的にならんでいる。
Ｃの情報保持ノードＡ、Ｂの半導体界面の形状は、ＮＰ
ＮトランジスタＴＲ１、ＴＲ２のコレクタとＰＮＰトラ
ンジスタＴＲ３、ＴＲ４のベースの共用のＮ型領域Ｕ
ａ、Ｕｂで決まり、この直下のＰ型基板Ｗとの間に空乏
層Ｅが０．１〜１μｍ程度の厚さで広がっている。通常
のＰＮＰ負荷型メモリ・セルではＮ型領域Ｕａ、Ｕｂの
形状はＰＮＰトランジスタの特性面から縦横比が１：３
〜６程度の長方形の形状となることが一般的である。こ
の実施例ではこの長辺方向を隣接するハンダ・バンプＨ
に対して直角に配置しており、かつ１つのメモリ・セル
の１対のＮ型領域Ｕａ、Ｕｂはハンダ・バンプＨに対し
て直線的にならんでいる。
【０００９】次にこの動作について説明する。一般に、
α線の基板のシリコン通過時の発生電荷Ｑは、入射時の
エネルギＥと通過距離Ｌの関数として表される。また一
般に単位長さ当たりのα線での発生電荷はエネルギＥが
低い程大きくなる。ハンダ・バンプＨからのα線がメモ
リ・セルＭＣのＮ型領域Ｕａに入射した場合、α線は比
較的浅い角度で入射するため、α線はほぼＮ型領域Ｕａ
の短辺の長さＬｘの区間で発生した電子が記憶ノードに
収集される。これはα線がＮ型領域Ｕａの長辺方向に通
過した場合の長さＬｙの発生電荷に比べて小さい。例と
して、図３のような形状で、Ｌｘ＝３μｍ、Ｌｙ＝１５
μｍとすると、その場合の最大発生電荷量Ｑｍａｘを求
めると、 Ｑｍａｘ（Ｌｘ）〜 ４３ｆＣ Ｑｍａｘ（Ｌｙ）〜１６５ｆＣ となる。
α線の基板のシリコン通過時の発生電荷Ｑは、入射時の
エネルギＥと通過距離Ｌの関数として表される。また一
般に単位長さ当たりのα線での発生電荷はエネルギＥが
低い程大きくなる。ハンダ・バンプＨからのα線がメモ
リ・セルＭＣのＮ型領域Ｕａに入射した場合、α線は比
較的浅い角度で入射するため、α線はほぼＮ型領域Ｕａ
の短辺の長さＬｘの区間で発生した電子が記憶ノードに
収集される。これはα線がＮ型領域Ｕａの長辺方向に通
過した場合の長さＬｙの発生電荷に比べて小さい。例と
して、図３のような形状で、Ｌｘ＝３μｍ、Ｌｙ＝１５
μｍとすると、その場合の最大発生電荷量Ｑｍａｘを求
めると、 Ｑｍａｘ（Ｌｘ）〜 ４３ｆＣ Ｑｍａｘ（Ｌｙ）〜１６５ｆＣ となる。
【００１０】ソフト・エラーはα線で発生した電荷が、
メモリ・セルＭＣの情報保持ノードに収集され蓄積記憶
電荷を中和することに依って起こるため、記憶電荷量よ
り収集電荷量が大きい場合の確率だけで頻度は決定され
る。このため記憶電荷量が５０ｆＣ程度のメモリ・セル
でも、本実施例の半導体装置ではソフト・エラーは発生
しない。また記憶電荷量がそれよりの小さい場合でもそ
の発生確率は長辺方向に通過した場合よりもソフト・エ
ラーの発生確率は少なくなる。更にこの実施例では、一
回のα線の入射で１つのメモリ・セルＭＣ内の２つのＮ
型領域Ｕａ、Ｕｂに同時に電荷の収集が起こる確率を高
めることができ、その場合、他方で収集された電荷はメ
モリ・セルの反転を妨げる働きを持つので、ソフト・エ
ラーの発生を抑えるのに効果がある。
メモリ・セルＭＣの情報保持ノードに収集され蓄積記憶
電荷を中和することに依って起こるため、記憶電荷量よ
り収集電荷量が大きい場合の確率だけで頻度は決定され
る。このため記憶電荷量が５０ｆＣ程度のメモリ・セル
でも、本実施例の半導体装置ではソフト・エラーは発生
しない。また記憶電荷量がそれよりの小さい場合でもそ
の発生確率は長辺方向に通過した場合よりもソフト・エ
ラーの発生確率は少なくなる。更にこの実施例では、一
回のα線の入射で１つのメモリ・セルＭＣ内の２つのＮ
型領域Ｕａ、Ｕｂに同時に電荷の収集が起こる確率を高
めることができ、その場合、他方で収集された電荷はメ
モリ・セルの反転を妨げる働きを持つので、ソフト・エ
ラーの発生を抑えるのに効果がある。
【００１１】［実施例２］この実施例において、本発明
のもう一の発明の構成要件について、その対応を図３で
説明する。メモリ・セルがフリップ・プロップで構成さ
れとは、１つのメモリ・セルＭＣ内の構成が図５のよう
に交差接続された２つのインバータであることであり、
該フリップ・プロップ内の２つの情報記憶ノードとは、
図５のＡ、Ｂであり、その平面図・図３のＵａ，Ｕｂに
対応する。該フリップ・プロップ内の２つの情報記憶ノ
ードの半導体接合界面とは、図３のｂーｂ´断面図４の
Ｕａ，ＵｂとＰ型Ｓｉ基板ＷとのＰＮ接合面をさす。該
半導体端子に対して、直線的に並ぶとは、１つのメモリ
・セルＭＣ内の情報記憶ノードＵａ，Ｕｂの配置が半導
体端子とほぼ一直線に並ぶことをいい、この場合１ケの
α線入射での電荷集収がＵａ，Ｕｂでほぼ同時に同程度
発生する確率が高くなる。
のもう一の発明の構成要件について、その対応を図３で
説明する。メモリ・セルがフリップ・プロップで構成さ
れとは、１つのメモリ・セルＭＣ内の構成が図５のよう
に交差接続された２つのインバータであることであり、
該フリップ・プロップ内の２つの情報記憶ノードとは、
図５のＡ、Ｂであり、その平面図・図３のＵａ，Ｕｂに
対応する。該フリップ・プロップ内の２つの情報記憶ノ
ードの半導体接合界面とは、図３のｂーｂ´断面図４の
Ｕａ，ＵｂとＰ型Ｓｉ基板ＷとのＰＮ接合面をさす。該
半導体端子に対して、直線的に並ぶとは、１つのメモリ
・セルＭＣ内の情報記憶ノードＵａ，Ｕｂの配置が半導
体端子とほぼ一直線に並ぶことをいい、この場合１ケの
α線入射での電荷集収がＵａ，Ｕｂでほぼ同時に同程度
発生する確率が高くなる。
【００１２】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、メモリ・セルの記憶ノードとなる拡散領域
の短辺方向と複数のハンダ・バンプの配列方向とがほぼ
垂直となるようにすることにより、特別な付加手段なし
にソフト・エラーの発生確率を抑えることができるとい
う効果を有する。
置によれば、メモリ・セルの記憶ノードとなる拡散領域
の短辺方向と複数のハンダ・バンプの配列方向とがほぼ
垂直となるようにすることにより、特別な付加手段なし
にソフト・エラーの発生確率を抑えることができるとい
う効果を有する。
【図１】本発明の第一の実施例の半導体装置の平面図。
【図２】本発明の第一の実施例の半導体装置の断面図。
【図３】本発明の第一の実施例の半導体装置の単体メモ
リ・セルの平面図。
リ・セルの平面図。
【図４】本発明の第一の実施例の半導体装置の単体メモ
リ・セルの断面図。
リ・セルの断面図。
【図５】本発明の第一の実施例の半導体装置の単体メモ
リ・セルの回路図。
リ・セルの回路図。
【図６】従来例の半導体装置の単体メモリ・セルの断面
図。
図。
ＭＣ ： メモリ・セル Ａ、Ｂ ： 情報保持ノード Ｕａ、Ｕｂ： Ｎ型領域 Ｔｒ１〜２： ＮＰＮ型トランジスタ ＴＲ３〜４： ＰＮＰ型トランジスタ Ｅ ： 空乏層 ＣＡ ： メモリ・セル配列 Ｈ ： ハンダ・バンプ Ｗ ： Ｐ型シリコン基板
Claims (2)
- 【請求項１】 一方向に配列されたα線の発生源となる
複数のハンダ・バンプと、該複数のハンダ・バンプに隣
接し、短辺方向が一義的に定まる記憶ノード拡散領域を
有するメモリセルが複数あるメモリセル領域とを有する
半導体装置において、前記複数のハンダ・バンプの配列
方向と前記記憶ノード拡散領域の短辺方向とがほぼ垂直
となるようにしたことを特徴とする半導体装置。 - 【請求項２】 前記メモリセルがフリップ・フロップ回
路で構成されていることを特徴とする請求項１記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5259325A JP2908198B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5259325A JP2908198B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794685A JPH0794685A (ja) | 1995-04-07 |
| JP2908198B2 true JP2908198B2 (ja) | 1999-06-21 |
Family
ID=17332526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5259325A Expired - Fee Related JP2908198B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908198B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752757B2 (ja) * | 1985-04-12 | 1995-06-05 | 株式会社日立製作所 | 半導体記憶装置 |
-
1993
- 1993-09-22 JP JP5259325A patent/JP2908198B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794685A (ja) | 1995-04-07 |
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