JP2864843B2 - バイポーラ型半導体記憶装置 - Google Patents
バイポーラ型半導体記憶装置Info
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Description
【０００１】
【技術分野】本発明はバイポーラ型半導体記憶装置に関
し、特にα線によるソフトエラーの発生を抑止する構造
を有するバイポーラ型半導体記憶装置に関する。
し、特にα線によるソフトエラーの発生を抑止する構造
を有するバイポーラ型半導体記憶装置に関する。
【０００２】
【従来技術】半導体記憶装置の性能を低下させる要因の
１つにα線によるソフトエラーがある。この現象は半導
体装置に対してα線が照射されると、半導体基板内に電
子と正孔との対が新たに発生し、これにより回路内のあ
る点の電位が上昇したり、過剰な電流が流れたりして、
それまで遮断領域にあったトランジスタが活性領域に入
ることにより、記憶情報の反転が生ずることになる。
１つにα線によるソフトエラーがある。この現象は半導
体装置に対してα線が照射されると、半導体基板内に電
子と正孔との対が新たに発生し、これにより回路内のあ
る点の電位が上昇したり、過剰な電流が流れたりして、
それまで遮断領域にあったトランジスタが活性領域に入
ることにより、記憶情報の反転が生ずることになる。
【０００３】以下、ショットキバリアダイオードクラン
プ型メモリを例にとり上述したソフトエラーにつき説明
する。図３（ａ）はその回路例であり、互いにベースと
コレクタとが相互接続されたマルチエミッタ（１４ｂ，
１４ｃ）構成の一対のトランジスタ１５ａ，１５ｂを有
し、各コレクタと電源ライン１４ａとの間には抵抗１３
とクランプ用ショットキダイオード１１とが夫々並列に
設けられてなる構造である。
プ型メモリを例にとり上述したソフトエラーにつき説明
する。図３（ａ）はその回路例であり、互いにベースと
コレクタとが相互接続されたマルチエミッタ（１４ｂ，
１４ｃ）構成の一対のトランジスタ１５ａ，１５ｂを有
し、各コレクタと電源ライン１４ａとの間には抵抗１３
とクランプ用ショットキダイオード１１とが夫々並列に
設けられてなる構造である。
【０００４】図３（ｂ）はこの回路のセル平面図、
（ｃ）は（ｂ）のＡ−Ａ線に沿う矢視方向断面図であ
る。近時の回路動作の高速化の要求から、メモリセルの
トランジスタ素子としては二重ポリシリコン拡散による
自己整合型のバイポーラトランジスタが用いられる。
（ｃ）は（ｂ）のＡ−Ａ線に沿う矢視方向断面図であ
る。近時の回路動作の高速化の要求から、メモリセルの
トランジスタ素子としては二重ポリシリコン拡散による
自己整合型のバイポーラトランジスタが用いられる。
【０００５】このトランジスタ素子の構造は以下の如く
である。Ｐ型シリコン基板１の一主面上に形成された高
濃度Ｎ型埋込みコレクタ層２と、さらにその上に形成さ
れたＮ型エピタキシャル層３と、その上に開口部を有す
る絶縁膜４ａと、Ｐ型不純物をドーピングした多結晶シ
リコン５と、絶縁膜４ａの開口部における多結晶シリコ
ン５の側壁を含む絶縁膜４ｂと、多結晶シリコン５から
Ｐ型不純物を熱拡散させて形成された高濃度Ｐ型ベース
補償領域６と、Ｐ型真性ベース領域７と、Ｎ型不純物を
ドーピングした多結晶シリコン８と、多結晶シリコン８
からＮ型不純物を熱拡散させて形成された高濃度Ｎ型エ
ミッタ領域９と、断面図には記されてないが高濃度Ｎ型
コレクタ補償領域１０とを有する構造となっている。
である。Ｐ型シリコン基板１の一主面上に形成された高
濃度Ｎ型埋込みコレクタ層２と、さらにその上に形成さ
れたＮ型エピタキシャル層３と、その上に開口部を有す
る絶縁膜４ａと、Ｐ型不純物をドーピングした多結晶シ
リコン５と、絶縁膜４ａの開口部における多結晶シリコ
ン５の側壁を含む絶縁膜４ｂと、多結晶シリコン５から
Ｐ型不純物を熱拡散させて形成された高濃度Ｐ型ベース
補償領域６と、Ｐ型真性ベース領域７と、Ｎ型不純物を
ドーピングした多結晶シリコン８と、多結晶シリコン８
からＮ型不純物を熱拡散させて形成された高濃度Ｎ型エ
ミッタ領域９と、断面図には記されてないが高濃度Ｎ型
コレクタ補償領域１０とを有する構造となっている。
【０００６】そして、他の回路素子として、Ｐ型不純物
がドーピングされた多結晶シリコン５よりなるポリシリ
コン抵抗１３、配線となるアルミニウム１４ａ〜１４
ｃ、アルミニウム１４ａを陽極としＮ型エピタキシャル
層３を陰極とするショットキバリアダイオード１１が設
けられている。
がドーピングされた多結晶シリコン５よりなるポリシリ
コン抵抗１３、配線となるアルミニウム１４ａ〜１４
ｃ、アルミニウム１４ａを陽極としＮ型エピタキシャル
層３を陰極とするショットキバリアダイオード１１が設
けられている。
【０００７】これ等バイポーラトランジスタ１５ａ，１
５ｂ、抵抗１３及びショットキバリアダイオード１１に
より、メモリセルが構成されており、この１つのセルが
電気的に絶縁された１つの半導体領域内に形成されてい
るのである。
５ｂ、抵抗１３及びショットキバリアダイオード１１に
より、メモリセルが構成されており、この１つのセルが
電気的に絶縁された１つの半導体領域内に形成されてい
るのである。
【０００８】この様なメモリセルの動作としては、記憶
情報の保持状態にあるときには、一対のトランジスタ１
５ａ，１５ｂのうちどちらか一方が活性領域にあり、も
う一方は回路の正帰還作用により遮断状態にある。今、
トランジスタ１５ａが活性領域にあり、トランジスタ１
５ｂが遮断領域にあると仮定する。
情報の保持状態にあるときには、一対のトランジスタ１
５ａ，１５ｂのうちどちらか一方が活性領域にあり、も
う一方は回路の正帰還作用により遮断状態にある。今、
トランジスタ１５ａが活性領域にあり、トランジスタ１
５ｂが遮断領域にあると仮定する。
【０００９】ここで、α線が遮断領域にあるトランジス
タ１５ｂのＮ型埋込みコレクタ層２またはＮ型エピタキ
シャル層３に入射し、その部分に電子と正孔の対が発生
したとする。そのうちの正孔は電位の低いＰ型シリコン
基板１の底部へ流れて裏面電極１６から接地ラインへと
流出し、また、正孔のうちの一部はＰ型シリコン基板１
とＮ型埋込みコレクタ層２との間のＰＮ接合容量に蓄え
られる。電子は電位の高い上方へ移動し、トランジスタ
１５ｂのコレクタ電流として寄与するようになる。
タ１５ｂのＮ型埋込みコレクタ層２またはＮ型エピタキ
シャル層３に入射し、その部分に電子と正孔の対が発生
したとする。そのうちの正孔は電位の低いＰ型シリコン
基板１の底部へ流れて裏面電極１６から接地ラインへと
流出し、また、正孔のうちの一部はＰ型シリコン基板１
とＮ型埋込みコレクタ層２との間のＰＮ接合容量に蓄え
られる。電子は電位の高い上方へ移動し、トランジスタ
１５ｂのコレクタ電流として寄与するようになる。
【００１０】また、図３（ａ）の回路図中の点１８（ト
ランジスタ１５ｂのコレクタ）に過剰な電子が与えられ
ることにより、点１８の電位が下り、活性領域にあるト
ランジスタ１５ａのベース電流が減少してしまう。する
と、トランジスタ１５ａが活性領域から遮断領域に遷移
する。同時に、正帰還作用により、トランジスタ１５ｂ
が遮断領域から活性領域に遷移して記憶情報の反転が起
こるのである。
ランジスタ１５ｂのコレクタ）に過剰な電子が与えられ
ることにより、点１８の電位が下り、活性領域にあるト
ランジスタ１５ａのベース電流が減少してしまう。する
と、トランジスタ１５ａが活性領域から遮断領域に遷移
する。同時に、正帰還作用により、トランジスタ１５ｂ
が遮断領域から活性領域に遷移して記憶情報の反転が起
こるのである。
【００１１】このようなα線によるソフトエラーは、メ
モリ装置の記憶内容に誤りをもたらし、ひいてはメモリ
装置を内蔵している装置全体の動作に誤りをもたらす。
モリ装置の記憶内容に誤りをもたらし、ひいてはメモリ
装置を内蔵している装置全体の動作に誤りをもたらす。
【００１２】そこで、α線の入射により発生した電子を
吸収する容量素子が必要である。そのために、従来は図
４のようにＮ型エピタキシャル層３内に高濃度Ｐ型不純
物領域１９を半セル１個につき１箇所設け、この領域と
高濃度Ｎ型埋込みコレクタ層２の界面に形成されるＰＮ
接合容量２０及び高濃度Ｐ型不純物領域１９とＮ型エピ
タキシャル層３の界面に形成されるＰＮ接合容量２１に
より、過剰な電子を吸収することが行われている。
吸収する容量素子が必要である。そのために、従来は図
４のようにＮ型エピタキシャル層３内に高濃度Ｐ型不純
物領域１９を半セル１個につき１箇所設け、この領域と
高濃度Ｎ型埋込みコレクタ層２の界面に形成されるＰＮ
接合容量２０及び高濃度Ｐ型不純物領域１９とＮ型エピ
タキシャル層３の界面に形成されるＰＮ接合容量２１に
より、過剰な電子を吸収することが行われている。
【００１３】ここで、高濃度Ｐ型不純物領域１９の不純
物の導入方法としては、絶縁膜４に開口部を形成してボ
ロンをイオン注入し、熱処理を行う方法や、絶縁膜４に
開口部を形成してＰ型不純物をドーピングした多結晶シ
リコン５を形成し、熱処理を行う方法等があげられる。
物の導入方法としては、絶縁膜４に開口部を形成してボ
ロンをイオン注入し、熱処理を行う方法や、絶縁膜４に
開口部を形成してＰ型不純物をドーピングした多結晶シ
リコン５を形成し、熱処理を行う方法等があげられる。
【００１４】上述した例は、ショットキバリアダイオー
ドクランプ形メモリセルの場合であるが、同様の方法に
よるＰＮ接合よりなる容量素子は、他にもＰＮＰクラン
プ形メモリセルや、ダイオードクランプ形メモリセル、
交叉結合ＰＮＰＮ形メモリセル等や、電源用トランジス
タ回路等でも用いられている。
ドクランプ形メモリセルの場合であるが、同様の方法に
よるＰＮ接合よりなる容量素子は、他にもＰＮＰクラン
プ形メモリセルや、ダイオードクランプ形メモリセル、
交叉結合ＰＮＰＮ形メモリセル等や、電源用トランジス
タ回路等でも用いられている。
【００１５】尚、ショットキバリアダイオードクランプ
形メモリについての従来技術については、例えば、次の
文献（１）を参照されたい。
形メモリについての従来技術については、例えば、次の
文献（１）を参照されたい。
【００１６】文献（１）：T.Sakai et.al., “A 3-ns 1
-Kbit RAM UsingSuper Self-Aligned Process Technolo
gy”，IEEE Journal of SSC ，sc-16,(1981) pp.424-42
8
-Kbit RAM UsingSuper Self-Aligned Process Technolo
gy”，IEEE Journal of SSC ，sc-16,(1981) pp.424-42
8
【００１７】この種の従来のバイポーラ型半導体記憶装
置では、高集積化への要求から容量素子の面積増加は不
可能であるが故に、容量値確保のため図４のＰ型不純物
層１９は高濃度であることが要求されている。
置では、高集積化への要求から容量素子の面積増加は不
可能であるが故に、容量値確保のため図４のＰ型不純物
層１９は高濃度であることが要求されている。
【００１８】ところが、Ｐ型不純物層１９は高濃度であ
るが故に結晶歪が大きく、容量素子部及び周辺部に転位
が発生し易くなり、容量素子のリークや隣接したバイポ
ーラトランジスタがリークするといった問題点を有して
いる。
るが故に結晶歪が大きく、容量素子部及び周辺部に転位
が発生し易くなり、容量素子のリークや隣接したバイポ
ーラトランジスタがリークするといった問題点を有して
いる。
【００１９】
【発明の目的】本発明の目的は、対α線耐性を、転位発
生による歩留りの低下を防ぎつつ向上可能としたバイポ
ーラ型半導体記憶装置を提供することである。
生による歩留りの低下を防ぎつつ向上可能としたバイポ
ーラ型半導体記憶装置を提供することである。
【００２０】
【発明の構成】本発明によるバイポーラ型半導体記憶装
置は、周囲が電気的に絶縁状態とされた半導体領域と、
この半導体領域内に形成されたバイポーラトランジスタ
素子と、前記半導体領域内に形成され前記トランジスタ
素子のコレクタとして作用する領域とＰＮ接合を形成し
てなる容量素子とを有するバイポーラ型半導体記憶装置
であって、前記半導体領域内で前記容量素子が複数個形
成されていることを特徴とする。
置は、周囲が電気的に絶縁状態とされた半導体領域と、
この半導体領域内に形成されたバイポーラトランジスタ
素子と、前記半導体領域内に形成され前記トランジスタ
素子のコレクタとして作用する領域とＰＮ接合を形成し
てなる容量素子とを有するバイポーラ型半導体記憶装置
であって、前記半導体領域内で前記容量素子が複数個形
成されていることを特徴とする。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２２】図１（ａ）は本発明の一実施例を示す平面
図、（ｂ）はそのＡ−Ａ線に沿う矢視方向断面図であ
る。この実施例では、従来技術の説明に用いた図３，４
と同じショットキバリアダイオードクランプ形メモリセ
ルについて記してあり、図３，４と同等部分は同一符号
により示している。
図、（ｂ）はそのＡ−Ａ線に沿う矢視方向断面図であ
る。この実施例では、従来技術の説明に用いた図３，４
と同じショットキバリアダイオードクランプ形メモリセ
ルについて記してあり、図３，４と同等部分は同一符号
により示している。
【００２３】Ｐ型シリコン基板１上に高濃度Ｎ型埋込み
コレクタ層２を有し、その上にＮ型エピタキシャル層３
を有し、Ｎ型エピタキシャル層３上に少なくとも将来容
量素子が形成される部分に複数個の小窓（開口）２２を
有する絶縁膜４ａを有し、この絶縁膜４ａの上に小窓２
２の部分でＮ型エピタキシャル層３と接する多結晶シリ
コン５を有する。
コレクタ層２を有し、その上にＮ型エピタキシャル層３
を有し、Ｎ型エピタキシャル層３上に少なくとも将来容
量素子が形成される部分に複数個の小窓（開口）２２を
有する絶縁膜４ａを有し、この絶縁膜４ａの上に小窓２
２の部分でＮ型エピタキシャル層３と接する多結晶シリ
コン５を有する。
【００２４】そして、この多結晶シリコン５を介してＮ
型エピタキシャル層３内に高濃度Ｐ型不純物を拡散する
ことによって形成された高濃度Ｐ型不純物領域１９ａ，
ｂを有している。このＰ型不純物のドーピング方法とし
ては、例えば、多結晶シリコン５にフォトリソグラフィ
工程によりパターニングされたレジストをマスクにし
て、ボロンを２０keV ないし６０keV のエネルギで１０
15ないし１０16ｃｍ-2のドーズ量でイオン注入し、レジ
ストを除去し、その後800 ℃ないし900 ℃でＮ型エピタ
キシャル層３中へ拡散させる方法がある。
型エピタキシャル層３内に高濃度Ｐ型不純物を拡散する
ことによって形成された高濃度Ｐ型不純物領域１９ａ，
ｂを有している。このＰ型不純物のドーピング方法とし
ては、例えば、多結晶シリコン５にフォトリソグラフィ
工程によりパターニングされたレジストをマスクにし
て、ボロンを２０keV ないし６０keV のエネルギで１０
15ないし１０16ｃｍ-2のドーズ量でイオン注入し、レジ
ストを除去し、その後800 ℃ないし900 ℃でＮ型エピタ
キシャル層３中へ拡散させる方法がある。
【００２５】この構造においては、従来の容量素子が２
個に分割された構造となっているため、高濃度Ｐ型不純
物領域１９ａ，ｂの周囲に形成されるＰＮ型接合容量２
１がより大きくなり、全体として従来の容量値より大き
くなる。そのため記憶装置の対α線耐性は向上する。こ
の構造では、上記の他に記憶装置の動作を速くできると
いう長所があり、以下に詳述する。
個に分割された構造となっているため、高濃度Ｐ型不純
物領域１９ａ，ｂの周囲に形成されるＰＮ型接合容量２
１がより大きくなり、全体として従来の容量値より大き
くなる。そのため記憶装置の対α線耐性は向上する。こ
の構造では、上記の他に記憶装置の動作を速くできると
いう長所があり、以下に詳述する。
【００２６】ＰＮ接合容量２０が、高濃度Ｎ型埋込みコ
レクタ層２とトランジスタのベースの引出し電極となっ
ている多結晶シリコン５との間に挿入されていることに
より、図５に示すような回路構成となる。トランジスタ
１５ａが活性領域にあり、トランジスタ１５ｂが遮断領
域にあるとする。
レクタ層２とトランジスタのベースの引出し電極となっ
ている多結晶シリコン５との間に挿入されていることに
より、図５に示すような回路構成となる。トランジスタ
１５ａが活性領域にあり、トランジスタ１５ｂが遮断領
域にあるとする。
【００２７】今、記憶情報を反転させるために、ディジ
ット線２３の電位を下げ、トランジスタ１５ｂを活性領
域に遷移させると、トランジスタ１５ｂのコレクタ電流
が流れて点１８の電位が下り、トランジスタ１５ａのベ
ースから正電荷を引抜くが、その時にＰＮ接合容量２０
があれば、単位時間に引抜くことのできる正電荷量が大
きくなり、回路動作が速くなる。この実施例のように、
複数のＰＮ接合容量があると、容量値が大きくなるた
め、従来の同タイプのものより、回路動作を高速化する
ことが可能となる。
ット線２３の電位を下げ、トランジスタ１５ｂを活性領
域に遷移させると、トランジスタ１５ｂのコレクタ電流
が流れて点１８の電位が下り、トランジスタ１５ａのベ
ースから正電荷を引抜くが、その時にＰＮ接合容量２０
があれば、単位時間に引抜くことのできる正電荷量が大
きくなり、回路動作が速くなる。この実施例のように、
複数のＰＮ接合容量があると、容量値が大きくなるた
め、従来の同タイプのものより、回路動作を高速化する
ことが可能となる。
【００２８】次に、本発明の第２の実施例について、第
１の実施例と同様のショットキバリアダイオードクラン
プ形メモリセルを用いて図２を参照して説明する。図２
（ａ）はその平面図、（ｂ）はそのＡ−Ａ線に沿う矢視
方向断面図であり、図１と同等部分は同一符号により示
している。
１の実施例と同様のショットキバリアダイオードクラン
プ形メモリセルを用いて図２を参照して説明する。図２
（ａ）はその平面図、（ｂ）はそのＡ−Ａ線に沿う矢視
方向断面図であり、図１と同等部分は同一符号により示
している。
【００２９】Ｐ型シリコン基板１上に高濃度Ｎ型埋込み
コレクタ層２を有し、その上にＮ型エピタキシャル層３
を有し、Ｎ型エピタキシャル層３内に、高濃度Ｐ型不純
物領域１９ａ，ｂを２個有し、高濃度Ｐ型不純物領域１
９ａ，ｂと高濃度Ｎ型埋込みコレクタ層２との間、及び
高濃度Ｐ型不純物領域１９とＮ型エピタキシャル層３の
間に形成されるＰＮ接合容量各々２０，２１を容量素子
として、２個ずつ有している。
コレクタ層２を有し、その上にＮ型エピタキシャル層３
を有し、Ｎ型エピタキシャル層３内に、高濃度Ｐ型不純
物領域１９ａ，ｂを２個有し、高濃度Ｐ型不純物領域１
９ａ，ｂと高濃度Ｎ型埋込みコレクタ層２との間、及び
高濃度Ｐ型不純物領域１９とＮ型エピタキシャル層３の
間に形成されるＰＮ接合容量各々２０，２１を容量素子
として、２個ずつ有している。
【００３０】高濃度Ｐ型不純物領域１９ａ，ｂの形成方
法としては、Ｎ型エピタキシャル層３に、例えばフォト
リソグラフィ工程でパターニングされたレジストをマス
ク材として選択的にボロンを例えばエネルギ５０keV な
いし100keVでドーズ量１０15ないし１０16ｃｍ-2だけイ
オン注入し、その後レジストを除去し、熱処理（800℃
ないし1000℃）を行って拡散させる。
法としては、Ｎ型エピタキシャル層３に、例えばフォト
リソグラフィ工程でパターニングされたレジストをマス
ク材として選択的にボロンを例えばエネルギ５０keV な
いし100keVでドーズ量１０15ないし１０16ｃｍ-2だけイ
オン注入し、その後レジストを除去し、熱処理（800℃
ないし1000℃）を行って拡散させる。
【００３１】この実施例では、絶縁膜４ａにより高濃度
Ｐ型不純物領域１９ａ，ｂの上が絶縁膜で覆われている
が、高濃度Ｐ型ベース補償領域６と接しているために、
ＰＮ接合容量とトランジスタのベースとが至近距離 に
あるため、活性領域にあるトランジスタのベースから正
電荷を引抜くときの寄生抵抗が小さくなり、回路動作を
より高速化することが可能となる。ただし、高濃度Ｐ型
ベース補償領域６と高濃度不純物層１９とをうまく接続
させるため位置合せを先の第１の実施例より厳重に管理
する必要がある。
Ｐ型不純物領域１９ａ，ｂの上が絶縁膜で覆われている
が、高濃度Ｐ型ベース補償領域６と接しているために、
ＰＮ接合容量とトランジスタのベースとが至近距離 に
あるため、活性領域にあるトランジスタのベースから正
電荷を引抜くときの寄生抵抗が小さくなり、回路動作を
より高速化することが可能となる。ただし、高濃度Ｐ型
ベース補償領域６と高濃度不純物層１９とをうまく接続
させるため位置合せを先の第１の実施例より厳重に管理
する必要がある。
【００３２】次に、高濃度不純物領域１９を複数に分割
して小さくすることにより、転位が抑制されることを、
以下具体的データを用いて説明する。
して小さくすることにより、転位が抑制されることを、
以下具体的データを用いて説明する。
【００３３】図６に、絶縁膜に設けられた小窓の幅を
１．２μｍに固定し、その長さｘを変化させたときの高
濃度ボロン領域（濃度１×１０20／ｃｍ3 ）に発生する
転位数を示す。長さｘが４．０μｍを越えると急激に転
位数が増加することがわかる。従って、高歩留りを維持
するためには、小窓の長さｘを４．０μｍ以下にする必
要がある。
１．２μｍに固定し、その長さｘを変化させたときの高
濃度ボロン領域（濃度１×１０20／ｃｍ3 ）に発生する
転位数を示す。長さｘが４．０μｍを越えると急激に転
位数が増加することがわかる。従って、高歩留りを維持
するためには、小窓の長さｘを４．０μｍ以下にする必
要がある。
【００３４】この様に、高濃度領域を複数に分けて小さ
くすることで転位の増加が抑止されることが判る。具体
的には、絶縁膜の小窓（開口）を矩形状としたとき、一
辺の大きさが４．０μｍ以下であれば、転位の発生は抑
えられることになる。
くすることで転位の増加が抑止されることが判る。具体
的には、絶縁膜の小窓（開口）を矩形状としたとき、一
辺の大きさが４．０μｍ以下であれば、転位の発生は抑
えられることになる。
【００３５】
【発明の効果】本発明によれば、バイポーラメモリセル
のトランジスタ形成領域内に、α線による電子α吸収を
なすＰＮ接合容量素子を複数形成したので、その容量値
が増大して対の線耐性が向上すると共に、その容量を構
成する高濃度不純物領域の転位の発生も抑えることがで
き歩留りの向上が可能となるという効果がある。
のトランジスタ形成領域内に、α線による電子α吸収を
なすＰＮ接合容量素子を複数形成したので、その容量値
が増大して対の線耐性が向上すると共に、その容量を構
成する高濃度不純物領域の転位の発生も抑えることがで
き歩留りの向上が可能となるという効果がある。
【図１】（ａ）は本発明の実施例の平面図、（ｂ）はそ
のＡ−Ａ線に沿う矢視方向断面図である。
のＡ−Ａ線に沿う矢視方向断面図である。
【図２】（ａ）は本発明の他の実施例の平面図、（ｂ）
はそのＡ−Ａ線に沿う矢視方向断面図である。
はそのＡ−Ａ線に沿う矢視方向断面図である。
【図３】（ａ）はショットキバリアダイオードクランプ
形メモリセルの回路図、（ｂ）はその従来の平面図、
（ｃ）はそのＡ−Ａ線に沿う矢視方向断面図である。
形メモリセルの回路図、（ｂ）はその従来の平面図、
（ｃ）はそのＡ−Ａ線に沿う矢視方向断面図である。
【図４】（ａ）は対α線耐性を改善した従来のメモリセ
ルの平面図、（ｂ）はそのＡ−Ａ線に沿う矢視方向断面
図である。
ルの平面図、（ｂ）はそのＡ−Ａ線に沿う矢視方向断面
図である。
【図５】対α線耐性を改善したメモリセルを用いた記憶
装置を示す回路図である。
装置を示す回路図である。
【図６】高濃度不純物拡散時の開口窓の大きさと転位数
との関係を示すデータである。
との関係を示すデータである。
１ Ｐ型シリコン基板 ２ 高濃度Ｎ型埋込みコレクタ層 ３ Ｎ型エピタキシャル層 ４ａ，４ｂ 絶縁膜 ５，８ 多結晶シリコン ６ 高濃度Ｐ型ベース補償領域 ７ Ｐ型真性ベース領域 ９ 高濃度Ｎ型エミッタ領域 １０ 高濃度Ｎ型コレクタ補償領域 １１ ショットキバリアダイオード １３ ポリシリ抵抗 １４ａ〜１４ｃ アルミニウム １５ａ，１５ｂ トランジスタ １６ 裏面電極 １９ａ，１９ｂ 高濃度Ｐ型不純物領域 ２０，２１ ＰＮ接合容量 ２２ 小窓（開口） ２３ ディジット線
Claims (4)
- 【請求項１】 周囲が電気的に絶縁状態とされた半導体
領域と、この半導体領域内に形成されたバイポーラトラ
ンジスタ素子と、前記半導体領域内に形成され前記トラ
ンジスタ素子のコレクタとして作用する領域とＰＮ接合
を形成してなる容量素子とを有するバイポーラ型半導体
記憶装置であって、前記半導体領域内で前記容量素子が
複数個形成されていることを特徴とするバイポーラ型半
導体記憶装置。 - 【請求項２】 前記記憶容量素子の各々は前記トランジ
スタ素子のベースとして作用する領域と接して形成され
ていることを特徴とする請求項１記載のバイポーラ型半
導体記憶装置。 - 【請求項３】 第１導電型の半導体基板の一主面に設け
られ開口を有する絶縁膜と、前記絶縁膜を覆い前記開口
部分で前記半導体基板と接する多結晶半導体膜と、前記
多結晶半導体膜を介して前記半導体基板内に高濃度に第
２導電型の不純物を導入することにより形成された高濃
度不純物領域とを設け、前記容量素子の各々は、この高
濃度不純物領域と前記半導体基板との間のＰＮ接合部を
利用してなることを特徴とする請求項２記載のバイポー
ラ型半導体記憶装置。 - 【請求項４】 前記開口の平面形状は、一辺の長さが
４．０μｍ以下の矩形状であることを特徴とする請求項
３記載のバイポーラ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032692A JP2864843B2 (ja) | 1992-01-23 | 1992-01-23 | バイポーラ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032692A JP2864843B2 (ja) | 1992-01-23 | 1992-01-23 | バイポーラ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198766A JPH05198766A (ja) | 1993-08-06 |
| JP2864843B2 true JP2864843B2 (ja) | 1999-03-08 |
Family
ID=12365916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032692A Expired - Lifetime JP2864843B2 (ja) | 1992-01-23 | 1992-01-23 | バイポーラ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864843B2 (ja) |
-
1992
- 1992-01-23 JP JP4032692A patent/JP2864843B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198766A (ja) | 1993-08-06 |
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