JP2817536B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2817536B2 JP2817536B2 JP4256671A JP25667192A JP2817536B2 JP 2817536 B2 JP2817536 B2 JP 2817536B2 JP 4256671 A JP4256671 A JP 4256671A JP 25667192 A JP25667192 A JP 25667192A JP 2817536 B2 JP2817536 B2 JP 2817536B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- cell
- diode
- mosfet
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
- H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は縦型電界効果トランジス
タに関し、特に安全動作領域の改善をした縦型電界効果
トランジスタに関する。
タに関し、特に安全動作領域の改善をした縦型電界効果
トランジスタに関する。
【０００２】
【従来の技術】従来の縦型電界効果トランジスタを図
８，図９に示す。
８，図９に示す。
【０００３】図８（Ａ）は従来の縦型電界効果トランジ
スタの平面図であり、微細な縦型電界効果トランジスタ
が並列接続されたＭＯＳＦＥＴのセル領域（活性領域）
１、耐圧をささえる外周部２、ソースパッド部３、ゲー
トパッド部４、ゲート直列抵抗の増大を抑えるゲートフ
ィンガー部５より構成されている。
スタの平面図であり、微細な縦型電界効果トランジスタ
が並列接続されたＭＯＳＦＥＴのセル領域（活性領域）
１、耐圧をささえる外周部２、ソースパッド部３、ゲー
トパッド部４、ゲート直列抵抗の増大を抑えるゲートフ
ィンガー部５より構成されている。
【０００４】図８（Ｂ）は図８（Ａ）のＡ部の拡大図で
ありＭＯＳＦＥＴのセル領域１の縁端部の構造を示すも
のである。従来の縦型電界効果トランジスタでは図８
（Ｂ）に示すようにゲートパッド部４に隣接したＭＯＳ
ＦＥＴのセル領域１の縁端部に微細な縦型電界効果トラ
ンジスタ６が配置され、ゲートフィンガー部５、外周部
２に隣接したＭＯＳＦＥＴのセル領域１の縁端部でも同
様になっている。図９（Ａ）は図８（Ａ）のＸ−Ｘに沿
った断面図、図９（Ｂ）は図８（Ａ）のＹ−Ｙに沿った
断面図、図９（Ｃ）は図８（Ａ）のＺ−Ｚにおける断面
図である。従来のＮ型縦型電界効果トランジスタではゲ
ートフィンガー２２、ゲート電極（ゲートパッド）２
３、外周部のゲートフィンガー２２及びフィールドプレ
ート２４を形成する領域の下の半導体領域には、空乏層
の延びを助け耐圧の劣化を起こさないようにするために
Ｐウェル２０が形成されている。この場合、図９（Ｃ）
の外周部のＰウェル２０はフィールドプレート２４とソ
ース電極１８が電気的に接続される事によりソース電極
１８と同電位にバイアスされている。また図９（Ａ）の
ゲートフィンガー２２の下のＰウェル２０及び図９
（Ｂ）のゲートパッド部２３の下のＰウェル２０はソー
ス電極と同電位あるいは浮遊電位のどちらでもいいが、
通常はソース電極と同電位となる様にゲートフィンガー
２２の下のＰウェル２０とゲートパッド部２３の下のＰ
ウェル２０及び外周部のＰウェル２０（図９（Ｃ））と
を連続したパターンで形成しフィールドプレート２４か
らソース電位を与えるような構造となっている。
ありＭＯＳＦＥＴのセル領域１の縁端部の構造を示すも
のである。従来の縦型電界効果トランジスタでは図８
（Ｂ）に示すようにゲートパッド部４に隣接したＭＯＳ
ＦＥＴのセル領域１の縁端部に微細な縦型電界効果トラ
ンジスタ６が配置され、ゲートフィンガー部５、外周部
２に隣接したＭＯＳＦＥＴのセル領域１の縁端部でも同
様になっている。図９（Ａ）は図８（Ａ）のＸ−Ｘに沿
った断面図、図９（Ｂ）は図８（Ａ）のＹ−Ｙに沿った
断面図、図９（Ｃ）は図８（Ａ）のＺ−Ｚにおける断面
図である。従来のＮ型縦型電界効果トランジスタではゲ
ートフィンガー２２、ゲート電極（ゲートパッド）２
３、外周部のゲートフィンガー２２及びフィールドプレ
ート２４を形成する領域の下の半導体領域には、空乏層
の延びを助け耐圧の劣化を起こさないようにするために
Ｐウェル２０が形成されている。この場合、図９（Ｃ）
の外周部のＰウェル２０はフィールドプレート２４とソ
ース電極１８が電気的に接続される事によりソース電極
１８と同電位にバイアスされている。また図９（Ａ）の
ゲートフィンガー２２の下のＰウェル２０及び図９
（Ｂ）のゲートパッド部２３の下のＰウェル２０はソー
ス電極と同電位あるいは浮遊電位のどちらでもいいが、
通常はソース電極と同電位となる様にゲートフィンガー
２２の下のＰウェル２０とゲートパッド部２３の下のＰ
ウェル２０及び外周部のＰウェル２０（図９（Ｃ））と
を連続したパターンで形成しフィールドプレート２４か
らソース電位を与えるような構造となっている。
【０００５】
【発明が解決しようとする課題】この従来の縦型電界効
果トランジスタでは、図９に示すように、ＭＯＳＦＥＴ
のセル領域１の縁端部に隣接するように、空乏層を延ば
すためのＰウェル２０が形成されているが、その上部に
は空乏層の延びを助け、安定なものとするためにゲート
電極１４がＭＯＳＦＥＴのセル領域１から連続して形成
されており、またゲート電極１４の上部には、ゲート電
極と接続をとるゲートフィンガー２２やゲートパッド２
３が形成されている。このため、Ｐウェル２０とフィー
ルドプレート２４とを接続して、Ｐウェル２０にソース
電位を与えるためには、Ｐウェル２０をＭＯＳＦＥＴの
セル領域１の外周方向へ延長して形成したうえで、その
延長部にコンタクトホールを形成しなければならない。
果トランジスタでは、図９に示すように、ＭＯＳＦＥＴ
のセル領域１の縁端部に隣接するように、空乏層を延ば
すためのＰウェル２０が形成されているが、その上部に
は空乏層の延びを助け、安定なものとするためにゲート
電極１４がＭＯＳＦＥＴのセル領域１から連続して形成
されており、またゲート電極１４の上部には、ゲート電
極と接続をとるゲートフィンガー２２やゲートパッド２
３が形成されている。このため、Ｐウェル２０とフィー
ルドプレート２４とを接続して、Ｐウェル２０にソース
電位を与えるためには、Ｐウェル２０をＭＯＳＦＥＴの
セル領域１の外周方向へ延長して形成したうえで、その
延長部にコンタクトホールを形成しなければならない。
【０００６】従って、Ｐウェル２０とフィールドプレー
ト２４との接続点の、ＭＯＳＦＥＴセル領域１からの距
離が大きくなるので、ＭＯＳＦＥＴのセル領域１の近傍
に位置するＰウェル２０の部分とフィールドプレート２
４との間の動作抵抗は、フィールドプレート２４の直下
に位置するＰウェル２０の部分の動作抵抗よりも、かな
り大きな値となる。
ト２４との接続点の、ＭＯＳＦＥＴセル領域１からの距
離が大きくなるので、ＭＯＳＦＥＴのセル領域１の近傍
に位置するＰウェル２０の部分とフィールドプレート２
４との間の動作抵抗は、フィールドプレート２４の直下
に位置するＰウェル２０の部分の動作抵抗よりも、かな
り大きな値となる。
【０００７】更に、ＭＯＳＦＥＴのセル領域１の近傍に
Ｐウェル２０の部分と、ＭＯＳＦＥＴのセル領域１の縁
端部のＭＯＳＦＥＴセル６の断面を図７に示すように、
局部的な電流集中による素子破壊の問題もある。
Ｐウェル２０の部分と、ＭＯＳＦＥＴのセル領域１の縁
端部のＭＯＳＦＥＴセル６の断面を図７に示すように、
局部的な電流集中による素子破壊の問題もある。
【０００８】すなわち、ソース・ドレイン間には、Ｐウ
ェル２０及びＰベース１５をアノードとし、Ｎ- ドレイ
ン１２及びＮ+ ドレイン１１をカソードとする寄生ダイ
オード３１が接続されている。この寄生ダイオード３１
が、回路の動作に従って、順方向バイアスから逆方向バ
イアスに切り換わる状況を考えると、順方向バイアス時
にＰウェル２０及びＰベース１５からＮ- ドレイン１２
内に注入された少数キャリアである正孔は、逆方向バイ
アスに切り換わったとき、ＭＯＳＦＥＴのセル領域１の
近傍に位置するＰウェル２０の部分とフィールドプレー
ト２４との間の動作抵抗が大きいため、Ｐウェル２０に
再び吸収される割合は少なく、Ｐウェル２０に隣接する
ＭＯＳＦＥＴセル６のＰベース１５に吸収される。この
ために生じる電流は、図７に示すように、Ｎ+ ソース１
６をエミッタ、Ｐベース１５をベース、Ｎ- ドレイン１
２をコレクタとする寄生ＮＰＮトランジスタ３０のベー
ス電流として作用し、寄生トランジスタ３０をオンさ
せ、Ｎ- ドレイン１２からＮ+ ソース１６へ電流を集中
して流し、素子の破壊を引き起こす恐れがあった。
ェル２０及びＰベース１５をアノードとし、Ｎ- ドレイ
ン１２及びＮ+ ドレイン１１をカソードとする寄生ダイ
オード３１が接続されている。この寄生ダイオード３１
が、回路の動作に従って、順方向バイアスから逆方向バ
イアスに切り換わる状況を考えると、順方向バイアス時
にＰウェル２０及びＰベース１５からＮ- ドレイン１２
内に注入された少数キャリアである正孔は、逆方向バイ
アスに切り換わったとき、ＭＯＳＦＥＴのセル領域１の
近傍に位置するＰウェル２０の部分とフィールドプレー
ト２４との間の動作抵抗が大きいため、Ｐウェル２０に
再び吸収される割合は少なく、Ｐウェル２０に隣接する
ＭＯＳＦＥＴセル６のＰベース１５に吸収される。この
ために生じる電流は、図７に示すように、Ｎ+ ソース１
６をエミッタ、Ｐベース１５をベース、Ｎ- ドレイン１
２をコレクタとする寄生ＮＰＮトランジスタ３０のベー
ス電流として作用し、寄生トランジスタ３０をオンさ
せ、Ｎ- ドレイン１２からＮ+ ソース１６へ電流を集中
して流し、素子の破壊を引き起こす恐れがあった。
【０００９】
【課題を解決するための手段】本発明によれば、第１導
電型の半導体基板の一主面に、第２導電型の第１領域
と、前記第１領域の中にさらに第１導電型の第２領域と
を設け、前記第２領域をソース電極に、前記半導体基板
をドレイン電極に接続し、前記第１領域の表面に絶縁膜
を介して設けたゲート電極を有するＭＯＳ電界効果トラ
ンジスタと、前記一主面に前記ＭＯＳ電界効果トランジ
スタを取り囲んで形成され前記ソース電極に電気的に接
続された第２導電型の第３領域とを有する半導体装置に
おいて、前記トランジスタと前記第３領域との間に第２
導電型の第４領域を形成し、前記第４領域は前記ソース
電極との抵抗が前記第３領域と前記ソース電極との抵抗
より小さくなるように前記ソース電極に接続されている
半導体装置が得られる。
電型の半導体基板の一主面に、第２導電型の第１領域
と、前記第１領域の中にさらに第１導電型の第２領域と
を設け、前記第２領域をソース電極に、前記半導体基板
をドレイン電極に接続し、前記第１領域の表面に絶縁膜
を介して設けたゲート電極を有するＭＯＳ電界効果トラ
ンジスタと、前記一主面に前記ＭＯＳ電界効果トランジ
スタを取り囲んで形成され前記ソース電極に電気的に接
続された第２導電型の第３領域とを有する半導体装置に
おいて、前記トランジスタと前記第３領域との間に第２
導電型の第４領域を形成し、前記第４領域は前記ソース
電極との抵抗が前記第３領域と前記ソース電極との抵抗
より小さくなるように前記ソース電極に接続されている
半導体装置が得られる。
【００１０】更に本発明によれば、前記第４領域は、前
記ソース電極の前記ドレイン電極に対する相対的な電圧
によって、前記第３領域と前記半導体基板との接合が順
方向バイアスされているときに、前記第３領域から前記
半導体基板に注入された少数キャリアを、前記接合が逆
バイアスに変化したときに吸収する領域である前述の半
導体装置が得られる。
記ソース電極の前記ドレイン電極に対する相対的な電圧
によって、前記第３領域と前記半導体基板との接合が順
方向バイアスされているときに、前記第３領域から前記
半導体基板に注入された少数キャリアを、前記接合が逆
バイアスに変化したときに吸収する領域である前述の半
導体装置が得られる。
【００１１】更に、前記ＭＯＳ電界効果トランジスタが
複数並列接続され、複数の前記第４領域が前記複数並列
接続されたＭＯＳ電界効果トランジスタ全体を取り囲ん
で一列以上の列をなして形成され、前記第３領域は前記
複数の第４領域をさらに取り囲んで形成されていること
を特徴とする前述の半導体装置が得られる。
複数並列接続され、複数の前記第４領域が前記複数並列
接続されたＭＯＳ電界効果トランジスタ全体を取り囲ん
で一列以上の列をなして形成され、前記第３領域は前記
複数の第４領域をさらに取り囲んで形成されていること
を特徴とする前述の半導体装置が得られる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１（Ａ）は本発明による第１の実施例で
ある半導体装置を示す平面図であり、ＭＯＳＦＥＴのセ
ル領域１、耐圧をささえる外周部２、ソースパッド部
３、ゲートパッド部４、ゲート直列抵抗を抑えるための
ゲートフィンガー部５、微細なダイオードが形成されて
いる領域１０から構成されている。
ある半導体装置を示す平面図であり、ＭＯＳＦＥＴのセ
ル領域１、耐圧をささえる外周部２、ソースパッド部
３、ゲートパッド部４、ゲート直列抵抗を抑えるための
ゲートフィンガー部５、微細なダイオードが形成されて
いる領域１０から構成されている。
【００１４】図１（Ｂ）は図１（Ａ）のＡ部の拡大図で
あり、微細なダイオード９がＭＯＳＦＥＴのセル領域１
の縁端部すなわちゲートパッド部４と隣接された領域１
０に１列形成されている。本発明の効果は１列で充分得
られるが必要に応じ２列あるいは３列とする事により、
より大きな効果が得られる。
あり、微細なダイオード９がＭＯＳＦＥＴのセル領域１
の縁端部すなわちゲートパッド部４と隣接された領域１
０に１列形成されている。本発明の効果は１列で充分得
られるが必要に応じ２列あるいは３列とする事により、
より大きな効果が得られる。
【００１５】図２（Ａ），（Ｂ），（Ｃ）はそれぞれ図
１（Ａ）のＸ−Ｘ、Ｙ−Ｙ、およびＺ−Ｚにおける断面
図である。
１（Ａ）のＸ−Ｘ、Ｙ−Ｙ、およびＺ−Ｚにおける断面
図である。
【００１６】６０Ｖ耐圧のＮチャネルの場合、基板とし
ては２×１０18／ｃｍ3 程度にアンチモンがドープされ
たＮ+ ドレイン１１に１Ωｃｍ（約５．６×１０15／ｃ
ｍ3 ）程度にリンがドープされた厚さ約１２μｍのエピ
タキシャル層（Ｎ- ドレイン）１２が形成されたものが
用いられる。Ｐウェル２０はパターニングされた酸化膜
をマスクにボロンをイオン注入して形成され打ち込みエ
ネルギー７０ｋｅＶ、ドーズ量１×１０14／ｃｍ2 、熱
処理が１２００℃６０分の場合には深さ約４μｍ、表面
濃度は約１×１０18／ｃｍ3 である。１３は厚さ約５０
０オングストロームのゲート酸化膜、１４は５×１０18
／ｃｍ3 程度にリンをドープされた厚さ約６０００オン
グストロームのポリシリコンよりなるゲート電極であ
る。
ては２×１０18／ｃｍ3 程度にアンチモンがドープされ
たＮ+ ドレイン１１に１Ωｃｍ（約５．６×１０15／ｃ
ｍ3 ）程度にリンがドープされた厚さ約１２μｍのエピ
タキシャル層（Ｎ- ドレイン）１２が形成されたものが
用いられる。Ｐウェル２０はパターニングされた酸化膜
をマスクにボロンをイオン注入して形成され打ち込みエ
ネルギー７０ｋｅＶ、ドーズ量１×１０14／ｃｍ2 、熱
処理が１２００℃６０分の場合には深さ約４μｍ、表面
濃度は約１×１０18／ｃｍ3 である。１３は厚さ約５０
０オングストロームのゲート酸化膜、１４は５×１０18
／ｃｍ3 程度にリンをドープされた厚さ約６０００オン
グストロームのポリシリコンよりなるゲート電極であ
る。
【００１７】Ｐベース１５はゲート電極１４をマスクに
ボロンのイオン注入により形成され打込みエネルギー７
０ｋｅＶ、ドーズ量９×１０13／ｃｍ2 、熱処理が１１
４０℃１８０分の場合には深さ約３．５μｍ、表面濃度
は約１×１０18／ｃｍ3 である。Ｎソース１６はバック
ゲート２５及びダイオードセル９を形成するためのマス
クとゲート電極１４をマスクにリンのイオン注入により
形成され、打込みエネルギー８０ｋｅＶ、ドーズ量５×
１０15／ｃｍ2 、熱処理が１０００℃３０分の場合には
深さ約１μｍ、表面濃度は約１×１０20／ｃｍ3 であ
る。酸化膜１７はリンを約８モル含んだ厚さ約５０００
オングストロームの膜であるＣｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）により形成され
る。
ボロンのイオン注入により形成され打込みエネルギー７
０ｋｅＶ、ドーズ量９×１０13／ｃｍ2 、熱処理が１１
４０℃１８０分の場合には深さ約３．５μｍ、表面濃度
は約１×１０18／ｃｍ3 である。Ｎソース１６はバック
ゲート２５及びダイオードセル９を形成するためのマス
クとゲート電極１４をマスクにリンのイオン注入により
形成され、打込みエネルギー８０ｋｅＶ、ドーズ量５×
１０15／ｃｍ2 、熱処理が１０００℃３０分の場合には
深さ約１μｍ、表面濃度は約１×１０20／ｃｍ3 であ
る。酸化膜１７はリンを約８モル含んだ厚さ約５０００
オングストロームの膜であるＣｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）により形成され
る。
【００１８】この後コンタクトホールが形成され厚さ約
３．５μｍのアルミが蒸着され所定のパターンにパター
ニングされソース電極１８、ゲートフィンガー２２、ゲ
ートパッド２３、フィールドプレート２４が形成され
る。
３．５μｍのアルミが蒸着され所定のパターンにパター
ニングされソース電極１８、ゲートフィンガー２２、ゲ
ートパッド２３、フィールドプレート２４が形成され
る。
【００１９】次に動作について説明する。
【００２０】図３は、ＭＯＳＦＥＴのセル領域１の近傍
のＰウェル２０の部分と、ＭＯＳＦＥＴのセル領域１の
縁端部のダイオードセル９の断面図である。
のＰウェル２０の部分と、ＭＯＳＦＥＴのセル領域１の
縁端部のダイオードセル９の断面図である。
【００２１】図３に示すように、ソース・ドレイン間に
は、Ｐウェル２０及びＰベース１５をアノードとし、Ｎ
- ドレイン１２及びＮ+ ドレイン１１をカソードとする
寄生ダイオード３１が接続されている。この寄生ダイオ
ード３１が、回路の動作に従って、順方向バイアスから
逆方向バイアスに切り換わるとき、順方向バイアス時に
Ｐウェル２０及びＰベース１５からＮ- ドレイン１２内
に注入された少数キャリアである正孔は、ＭＯＳＦＥＴ
のセル領域１の近傍に位置するＰウェル２０の部分とフ
ィールドプレート２４との間の動作抵抗が大きいため、
Ｐウェル２０に再び吸収される割合は少なく、ＭＯＳＦ
ＥＴのセル領域１の方向へ移動していく。
は、Ｐウェル２０及びＰベース１５をアノードとし、Ｎ
- ドレイン１２及びＮ+ ドレイン１１をカソードとする
寄生ダイオード３１が接続されている。この寄生ダイオ
ード３１が、回路の動作に従って、順方向バイアスから
逆方向バイアスに切り換わるとき、順方向バイアス時に
Ｐウェル２０及びＰベース１５からＮ- ドレイン１２内
に注入された少数キャリアである正孔は、ＭＯＳＦＥＴ
のセル領域１の近傍に位置するＰウェル２０の部分とフ
ィールドプレート２４との間の動作抵抗が大きいため、
Ｐウェル２０に再び吸収される割合は少なく、ＭＯＳＦ
ＥＴのセル領域１の方向へ移動していく。
【００２２】しかし、ＭＯＳＦＥＴのセル領域１の周囲
には、ダイオードセル９が形成されているため、この正
孔はダイオードセル９によって効率よく吸収され、ダイ
オードセル９に隣接するＭＯＳＦＥＴセル６に大量に吸
収されることがない。、従って、本実施例においては、
図３に示す寄生トランジスタ３０がオンするのを防ぐこ
とができ、大電流の集中による素子の破壊を防止するこ
とができる。
には、ダイオードセル９が形成されているため、この正
孔はダイオードセル９によって効率よく吸収され、ダイ
オードセル９に隣接するＭＯＳＦＥＴセル６に大量に吸
収されることがない。、従って、本実施例においては、
図３に示す寄生トランジスタ３０がオンするのを防ぐこ
とができ、大電流の集中による素子の破壊を防止するこ
とができる。
【００２３】このようなダイオードセル９は、ＭＯＳＦ
ＥＴセル６を形成するためのパターンを部分的に変更す
ることによって容易に形成できるが、他の形態として、
ＭＯＳＦＥＴセル６とは異なった、例えば細長い帯状の
ストライプセルや、長方形セル、あるいはこれらの組合
せとして形成することができる。また、ダイオードセル
のＰベース１５は、Ｐウェル２０と同一工程で形成して
もよい。
ＥＴセル６を形成するためのパターンを部分的に変更す
ることによって容易に形成できるが、他の形態として、
ＭＯＳＦＥＴセル６とは異なった、例えば細長い帯状の
ストライプセルや、長方形セル、あるいはこれらの組合
せとして形成することができる。また、ダイオードセル
のＰベース１５は、Ｐウェル２０と同一工程で形成して
もよい。
【００２４】図４は本発明の第２の実施例である半導体
装置を示す平面図である。本実施例においては、第１の
実施例とは異なり、図４（Ａ）に示すように、ＭＯＳＦ
ＥＴのセル領域１の周囲には、ダイオード・ＭＯＳＦＥ
Ｔセル形成領域２８が置かれている。
装置を示す平面図である。本実施例においては、第１の
実施例とは異なり、図４（Ａ）に示すように、ＭＯＳＦ
ＥＴのセル領域１の周囲には、ダイオード・ＭＯＳＦＥ
Ｔセル形成領域２８が置かれている。
【００２５】図４（Ｂ）は図４（Ａ）におけるＡ部の拡
大図である。図４（Ｂ）に示すように、ダイオード・Ｍ
ＯＳＦＥＴセル形成領域２８には、ダイオード・ＭＯＳ
ＦＥＴセル２７が形成されており、かつ、ダイオード・
ＭＯＳＦＥＴセル２７は、ゲートパッド部４との位置関
係によって、Ｎ+ ソース形成領域２９を所定の側面に有
している。
大図である。図４（Ｂ）に示すように、ダイオード・Ｍ
ＯＳＦＥＴセル形成領域２８には、ダイオード・ＭＯＳ
ＦＥＴセル２７が形成されており、かつ、ダイオード・
ＭＯＳＦＥＴセル２７は、ゲートパッド部４との位置関
係によって、Ｎ+ ソース形成領域２９を所定の側面に有
している。
【００２６】即ち、図４（Ｂ）及び（Ｃ）に示すよう
に、図で下側の側面においてゲートパッド部４に接す
る、ダイオード・ＭＯＳＦＥＴセル２７−ａは、上側の
側面にＮ+ ソース形成領域２９を備え、このＮ+ ソース
形成領域２９においてはＮ+ ソースを形成して、ＭＯＳ
トランジスタとして動作し、他の側面においては、ダイ
オードとして動作する。同様に、図で左側の側面におい
てゲートパッド部４に接するダイオード・ＭＯＳＦＥＴ
セル２７−ｃは、右側の側面にＮ+ ソース形成領域２９
を備えており、図で左下の角部でゲートパッド部４に接
するダイオード・ＭＯＳＦＥＴセル２７−ｂは、上側及
び右側の側面にＮ+ ソース形成領域２９を備えている。
尚、ゲートパッド部４に接しないＭＯＳＦＥＴセル６
は、図４（ｃ）に示すように、従来の縦型トランジスタ
と同様に、すべての側面にＮ+ ソースが形成されてい
る。
に、図で下側の側面においてゲートパッド部４に接す
る、ダイオード・ＭＯＳＦＥＴセル２７−ａは、上側の
側面にＮ+ ソース形成領域２９を備え、このＮ+ ソース
形成領域２９においてはＮ+ ソースを形成して、ＭＯＳ
トランジスタとして動作し、他の側面においては、ダイ
オードとして動作する。同様に、図で左側の側面におい
てゲートパッド部４に接するダイオード・ＭＯＳＦＥＴ
セル２７−ｃは、右側の側面にＮ+ ソース形成領域２９
を備えており、図で左下の角部でゲートパッド部４に接
するダイオード・ＭＯＳＦＥＴセル２７−ｂは、上側及
び右側の側面にＮ+ ソース形成領域２９を備えている。
尚、ゲートパッド部４に接しないＭＯＳＦＥＴセル６
は、図４（ｃ）に示すように、従来の縦型トランジスタ
と同様に、すべての側面にＮ+ ソースが形成されてい
る。
【００２７】次に動作について説明する。
【００２８】図５（Ａ），（Ｂ），（Ｃ）はそれぞれ図
３（Ａ）のＸ−Ｘ、Ｙ−Ｙ、Ｚ−Ｚにおける断面図であ
る。
３（Ａ）のＸ−Ｘ、Ｙ−Ｙ、Ｚ−Ｚにおける断面図であ
る。
【００２９】図５（Ａ），（Ｂ），（Ｃ）に示すよう
に、Ｐウェル２０に隣接するダイオード・ＭＯＳＦＥＴ
セル２７においては、Ｐウェル２０に隣り合う側の側面
にはＮ+ ソース領域が形成されておらず、ダイオード構
造となっている。従って、Ｐウェル２０とＮ- ドレイン
１２との間、及びＰベース１５とＮ- ドレイン１２との
間に形成される寄生ダイオードが順方向バイアスから逆
方向バイアスへ切り換わる逆回復時において、Ｐウェル
２０及びＰベース１５からＮ- ドレイン１２へ注入され
た正孔は、効率よくダイオード・ＭＯＳＦＥＴセル２７
のダイオード構造の部分に吸収される。従って本実施例
においては、ダイオード・ＭＯＳＦＥＴセル２７のＭＯ
ＳＦＥＴ構造の部分及びＭＯＳＦＥＴセル６において形
成される寄生トランジスタをオンさせることがなく、大
電流の集中による素子の破壊を防止することができる。
に、Ｐウェル２０に隣接するダイオード・ＭＯＳＦＥＴ
セル２７においては、Ｐウェル２０に隣り合う側の側面
にはＮ+ ソース領域が形成されておらず、ダイオード構
造となっている。従って、Ｐウェル２０とＮ- ドレイン
１２との間、及びＰベース１５とＮ- ドレイン１２との
間に形成される寄生ダイオードが順方向バイアスから逆
方向バイアスへ切り換わる逆回復時において、Ｐウェル
２０及びＰベース１５からＮ- ドレイン１２へ注入され
た正孔は、効率よくダイオード・ＭＯＳＦＥＴセル２７
のダイオード構造の部分に吸収される。従って本実施例
においては、ダイオード・ＭＯＳＦＥＴセル２７のＭＯ
ＳＦＥＴ構造の部分及びＭＯＳＦＥＴセル６において形
成される寄生トランジスタをオンさせることがなく、大
電流の集中による素子の破壊を防止することができる。
【００３０】なお、本実施例における、ダイオード・Ｍ
ＯＳＦＥＴセル２７は、従来の半導体装置においてＮ+
ソース１６を形成する場合に用いるマスクパターンを部
分的に変更することで、簡単に形成することができる。
ＯＳＦＥＴセル２７は、従来の半導体装置においてＮ+
ソース１６を形成する場合に用いるマスクパターンを部
分的に変更することで、簡単に形成することができる。
【００３１】図６は本発明の第３の実施例である半導体
装置を示す平面図である。ただし、ゲートパッド部４の
周囲のＭＯＳＦＥＴセル６及びダイオードセル９の形成
される領域を拡大して示している。
装置を示す平面図である。ただし、ゲートパッド部４の
周囲のＭＯＳＦＥＴセル６及びダイオードセル９の形成
される領域を拡大して示している。
【００３２】本実施例は、第１の実施例の半導体装置に
おいて、ＭＯＳＦＥＴセル６及びダイオードセル９の、
Ｐベース拡散用のゲートポリシリコン開口部７及びソー
ス電極用コンタクトホール８を８角形の形状としてあ
る。これにより、本実施例においては、Ｐベース領域の
コーナー部２６において、チャネル不純物濃度の低下を
抑える事ができ、ＭＯＳＦＥＴとしての特性を安定なも
のとすることができるとともに、ダイオードセル９のダ
イオードの特性を安定で均一なものにでき、半導体装置
全体の信頼度を向上させることができる。
おいて、ＭＯＳＦＥＴセル６及びダイオードセル９の、
Ｐベース拡散用のゲートポリシリコン開口部７及びソー
ス電極用コンタクトホール８を８角形の形状としてあ
る。これにより、本実施例においては、Ｐベース領域の
コーナー部２６において、チャネル不純物濃度の低下を
抑える事ができ、ＭＯＳＦＥＴとしての特性を安定なも
のとすることができるとともに、ダイオードセル９のダ
イオードの特性を安定で均一なものにでき、半導体装置
全体の信頼度を向上させることができる。
【００３３】なお、本発明の半導体装置は、Ｐ型基板上
にも、同様に形成することができる。
にも、同様に形成することができる。
【００３４】
【発明の効果】以上説明した様に、本発明は、ＭＯＳＦ
ＥＴのセル領域１の近傍に位置する、Ｐウェル２０の動
作抵抗の大きな部分に隣接して、１列以上のダイオード
セル９が配置されているため、ソース・ドレイン間の寄
生ダイドード３１が順方向バイアスから逆方向バイアス
へと、逆回復する時、図３に示すように、Ｎ- ドレイン
１２に注入されていた少数キャリアが寄生トランジスタ
３０をターンオンさせるのに充分なベース電流を流すこ
となく、ダイオードセル９によって効率的に引き出され
るため電流集中による破壊に対する耐量は大幅に向上す
るという効果がある。
ＥＴのセル領域１の近傍に位置する、Ｐウェル２０の動
作抵抗の大きな部分に隣接して、１列以上のダイオード
セル９が配置されているため、ソース・ドレイン間の寄
生ダイドード３１が順方向バイアスから逆方向バイアス
へと、逆回復する時、図３に示すように、Ｎ- ドレイン
１２に注入されていた少数キャリアが寄生トランジスタ
３０をターンオンさせるのに充分なベース電流を流すこ
となく、ダイオードセル９によって効率的に引き出され
るため電流集中による破壊に対する耐量は大幅に向上す
るという効果がある。
【００３５】また、一部ＭＯＳＦＥＴ動作する領域をも
つダイオード・ＭＯＳＦＥＴセル２７を配置した場合
も、逆回復時に少数キャリアの集中する、Ｐウェル２０
に近い側の側面には寄生トランジスタ３０は形成されて
いないため、同様に効率的に少数キャリアを引き出すこ
とができ、破壊耐量は大幅に向上するという効果があ
る。
つダイオード・ＭＯＳＦＥＴセル２７を配置した場合
も、逆回復時に少数キャリアの集中する、Ｐウェル２０
に近い側の側面には寄生トランジスタ３０は形成されて
いないため、同様に効率的に少数キャリアを引き出すこ
とができ、破壊耐量は大幅に向上するという効果があ
る。
【００３６】チップサイズ４．５ｍｍ、６０Ｖ耐圧のＮ
チャネルＭＯＳＦＥＴで１F （ダイオードの順方向電
流）＝４０Ａを流した後逆回復動作をさせドレイン・ソ
ース間の逆回復電圧の傾き（ｄｖ／ｄｔ）を測定した例
では、従来構造の破壊耐量が約３Ｖ／ｎｓであったのに
対し本発明の構造では約１５Ｖ／ｎｓと約５倍の破壊耐
量の向上の効果があった。
チャネルＭＯＳＦＥＴで１F （ダイオードの順方向電
流）＝４０Ａを流した後逆回復動作をさせドレイン・ソ
ース間の逆回復電圧の傾き（ｄｖ／ｄｔ）を測定した例
では、従来構造の破壊耐量が約３Ｖ／ｎｓであったのに
対し本発明の構造では約１５Ｖ／ｎｓと約５倍の破壊耐
量の向上の効果があった。
【００３７】更に、一部ＭＯＳＦＥＴ動作する領域をも
つダイドードセル２７を配置した場合、ＭＯＳＦＥＴ動
作をする領域を全くもたないダイオードセル９を配置し
た場合と比較して、ダイオードセルを含めた全セル数が
同数の時、約５％のオン抵抗の低減効果があった。
つダイドードセル２７を配置した場合、ＭＯＳＦＥＴ動
作をする領域を全くもたないダイオードセル９を配置し
た場合と比較して、ダイオードセルを含めた全セル数が
同数の時、約５％のオン抵抗の低減効果があった。
【００３８】また、ＭＯＳＦＥＴセルのゲートポリシリ
コンの開口部を八角形状にする事により四角形セルに比
べコーナー部のチャネルピーク濃度が高くなるため寄生
ＮＰＮトランジスタのベース抵抗が低く抑えられ、約１
０％の破壊耐量の向上の効果があった。
コンの開口部を八角形状にする事により四角形セルに比
べコーナー部のチャネルピーク濃度が高くなるため寄生
ＮＰＮトランジスタのベース抵抗が低く抑えられ、約１
０％の破壊耐量の向上の効果があった。
【図１】図１（Ａ）は、本発明による第１の一実施例を
示す平面図、図１（Ｂ）は図１（Ａ）のＡ部の拡大図で
ある。
示す平面図、図１（Ｂ）は図１（Ａ）のＡ部の拡大図で
ある。
【図２】図２（Ａ）は、図１（Ａ）のＸ−Ｘにおける断
面図、図２（Ｂ）は図１（Ａ）のＹ−Ｙにおける断面
図、図２（Ｃ）は図１（Ａ）のＺ−Ｚにおける断面図で
ある。
面図、図２（Ｂ）は図１（Ａ）のＹ−Ｙにおける断面
図、図２（Ｃ）は図１（Ａ）のＺ−Ｚにおける断面図で
ある。
【図３】第１の実施例における動作を示す断面図であ
る。
る。
【図４】図４（Ａ）は、本発明による第２の実施例を示
す平面図、図４（Ｂ）は図４（Ａ）のＡ部の拡大図、図
４（Ｃ）は図４（Ｂ）に示したセルの構造を示す平面図
である。
す平面図、図４（Ｂ）は図４（Ａ）のＡ部の拡大図、図
４（Ｃ）は図４（Ｂ）に示したセルの構造を示す平面図
である。
【図５】図５（Ａ）は図４（Ａ）のＸ−Ｘにおける断面
図、図５（Ｂ）は図４（Ａ）のＹ−Ｙにおける断面図、
図５（Ｃ）は図４（Ａ）のＺ−Ｚにおける断面図であ
る。
図、図５（Ｂ）は図４（Ａ）のＹ−Ｙにおける断面図、
図５（Ｃ）は図４（Ａ）のＺ−Ｚにおける断面図であ
る。
【図６】本発明の第３の実施例の一部を示す拡大平面図
である。
である。
【図７】従来の縦型電界効果トランジスタにおけるセル
の破壊の様子を示した図である。
の破壊の様子を示した図である。
【図８】図８（Ａ）は従来の縦型電界効果トランジスタ
を示す平面図、図８（Ｂ）は図８（Ａ）のＡ部の拡大図
である。
を示す平面図、図８（Ｂ）は図８（Ａ）のＡ部の拡大図
である。
【図９】図９（Ａ）は図８（Ａ）のＸ−Ｘにおける断面
図、図９（Ｂ）は図８（Ａ）のＹ−Ｙにおける断面図、
図９（Ｃ）は図８（Ａ）のＺ−Ｚにおける断面図であ
る。
図、図９（Ｂ）は図８（Ａ）のＹ−Ｙにおける断面図、
図９（Ｃ）は図８（Ａ）のＺ−Ｚにおける断面図であ
る。
１ セル領域（活性領域） ２ 外周部 ３ ソースパッド部 ４ ゲートパッド部 ５ ゲートフィンガー部 ６ ＭＯＳＦＥＴセル ７ ゲートポリシリコンの開口部 ８ コンタクトホール ９ ダイオードセル １０ ダイオードセル形成領域 １１ Ｎ+ ドレイン １２ Ｎ- ドレイン １３ ゲート酸化膜 １４ ゲート電極（ポリシリコン） １５ Ｐベース １６ Ｎ+ ソース １７ 層間絶縁膜 １８ ソース電極（アルミニウム） １９ ドレイン電極（銀） ２０ Ｐウェル ２１ フィールド酸化膜 ２２ ゲートフィンガー（アルミニウム） ２３ ゲートパッド（アルミニウム） ２４ フィールドプレート（アルミニウム） ２５ バックゲート ２６ コーナー部 ２７ ダイオード・ＭＯＳＦＥＴセル ２８ ダイオード・ＭＯＳＦＥＴセル形成領域 ２９ Ｎ+ ソース形成領域 ３０ 寄生トランジスタ ３１ 寄生ダイオード Ｘ−Ｘ，Ｙ−Ｙ，Ｚ−Ｚ 断面線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (3)
- 【請求項１】第１導電型の半導体基板の一主面に、第２
導電型の第１領域と、前記第１領域の中にさらに第１導
電型の第２領域とを設け、前記第２領域をソース電極
に、前記半導体基板をドレイン電極に接続し、前記第１
領域の表面に絶縁膜を介して設けたゲート電極を有する
ＭＯＳ電界効果トランジスタと、 前記一主面に前記ＭＯＳ電界効果トランジスタ を取り囲
んで形成され前記ソース電極に電気的に接続された第２
導電型の第３領域とを有する半導体装置において、前記トランジスタと前記第３領域との間に第２導電型の
第４領域を形成し、前記第４領域は前記ソース電極との
抵抗が前記第３領域と前記ソース電極との抵抗より小さ
くなるように前記ソース電極に接続されている ことを特
徴とする半導体装置。 - 【請求項２】前記第４領域は、前記ソース電極の前記ド
レイン電極に対する相対的な電圧によって、前記第３領
域と前記半導体基板との接合が順方向バイアスされてい
るときに、前記第３領域から前記半導体基板に注入され
た少数キャリアを、前記接合が逆バイアスに変化したと
きに吸収する領域であることを特徴とする前記請求項１
記載の半導体装置。 - 【請求項３】前記ＭＯＳ電界効果トランジスタが複数並
列接続され、複数の前記第４領域が前記複数並列接続さ
れたＭＯＳ電界効果トランジスタ全体を取り囲んで一列
以上の列をなして形成され、前記第３領域は前記複数の
第４領域をさらに取り囲んで形成されていることを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256671A JP2817536B2 (ja) | 1991-09-27 | 1992-09-25 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24857591 | 1991-09-27 | ||
| JP3-248575 | 1991-09-27 | ||
| JP4256671A JP2817536B2 (ja) | 1991-09-27 | 1992-09-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198816A JPH05198816A (ja) | 1993-08-06 |
| JP2817536B2 true JP2817536B2 (ja) | 1998-10-30 |
Family
ID=26538843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256671A Expired - Lifetime JP2817536B2 (ja) | 1991-09-27 | 1992-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817536B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4845293B2 (ja) * | 2000-08-30 | 2011-12-28 | 新電元工業株式会社 | 電界効果トランジスタ |
| EP2381480A1 (en) | 2001-04-04 | 2011-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a drain layer |
| JP2005136166A (ja) * | 2003-10-30 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ |
| EP1710843B1 (en) | 2005-04-04 | 2012-09-19 | STMicroelectronics Srl | Integrated power device |
| JP4125363B2 (ja) | 2005-07-08 | 2008-07-30 | 松下電器産業株式会社 | 半導体装置および電気機器 |
| WO2007013367A1 (ja) | 2005-07-25 | 2007-02-01 | Matsushita Electric Industrial Co., Ltd. | 半導体素子及び電気機器 |
| CN101233616B (zh) | 2005-07-26 | 2010-04-14 | 松下电器产业株式会社 | 半导体元件和电气设备 |
| US8513735B2 (en) | 2008-12-25 | 2013-08-20 | Mitsubishi Electric Corporation | Power semiconductor device |
| WO2010098294A1 (ja) * | 2009-02-24 | 2010-09-02 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| WO2010110246A1 (ja) * | 2009-03-25 | 2010-09-30 | ローム株式会社 | 半導体装置 |
| KR101230680B1 (ko) | 2009-04-30 | 2013-02-07 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| CN102473723B (zh) | 2009-07-15 | 2014-12-03 | 三菱电机株式会社 | 功率用半导体装置及其制造方法 |
| DE112009005574B4 (de) * | 2009-07-15 | 2024-11-14 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung |
| JP5321377B2 (ja) * | 2009-09-11 | 2013-10-23 | 三菱電機株式会社 | 電力用半導体装置 |
| DE112009005320B4 (de) | 2009-10-14 | 2024-02-22 | Mitsubishi Electric Corporation | Leistungshalbleiterbauteil und zugehöriges Verfahren |
| US9006819B2 (en) | 2010-04-06 | 2015-04-14 | Mitsubishi Electric Corporation | Power semiconductor device and method for manufacturing same |
| CN102947934B (zh) | 2010-06-24 | 2015-12-02 | 三菱电机株式会社 | 功率半导体器件 |
| JP5664302B2 (ja) * | 2011-02-08 | 2015-02-04 | 株式会社デンソー | 半導体装置 |
| JP7026314B2 (ja) | 2018-02-07 | 2022-02-28 | パナソニックＩｐマネジメント株式会社 | 炭化珪素半導体装置 |
| JP6752336B2 (ja) * | 2019-07-18 | 2020-09-09 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184865A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 半導体装置 |
| JP2572210B2 (ja) * | 1984-11-20 | 1997-01-16 | 三菱電機株式会社 | 縦型パワ−ｍｏｓ電界効果型半導体装置 |
| JPS6373564A (ja) * | 1986-09-16 | 1988-04-04 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-09-25 JP JP4256671A patent/JP2817536B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198816A (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2817536B2 (ja) | 半導体装置 | |
| US5554862A (en) | Power semiconductor device | |
| JP2988871B2 (ja) | トレンチゲートパワーｍｏｓｆｅｔ | |
| US7572683B2 (en) | Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices | |
| US5702961A (en) | Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby | |
| US6803627B2 (en) | Reverse-blocking power semiconductor component having a region short-circuited to a drain-side part of a body zone | |
| US5962893A (en) | Schottky tunneling device | |
| US5686750A (en) | Power semiconductor device having improved reverse recovery voltage | |
| US5169793A (en) | Method of making an insulated gate bipolar transistor having gate shield region | |
| JP3417013B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH0336311B2 (ja) | ||
| JPH06196705A (ja) | 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法 | |
| JP2020072137A (ja) | 半導体装置 | |
| JP3338185B2 (ja) | 半導体装置 | |
| US20180261594A1 (en) | Semiconductor device | |
| JP2002353452A (ja) | 電力用半導体素子 | |
| US5793066A (en) | Base resistance controlled thyristor structure with high-density layout for increased current capacity | |
| US6864535B2 (en) | Controllable semiconductor switching element that blocks in both directions | |
| JPH0851197A (ja) | 電流飽和特性を有するｍｏｓ制御サイリスタ | |
| CN100499159C (zh) | 具有改善的安全工作区域性能的igbt阴极设计 | |
| US5723349A (en) | Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure | |
| JPH04312977A (ja) | 半導体装置 | |
| EP0103934B1 (en) | Insulated-gate field-effect transistors | |
| US5223732A (en) | Insulated gate semiconductor device with reduced based-to-source electrode short | |
| JP3333299B2 (ja) | 電力用半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971007 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980721 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070821 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080821 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080821 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090821 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090821 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100821 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100821 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100821 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110821 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110821 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130821 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130821 Year of fee payment: 15 |