JPS61234068A - バイポ−ラｒａｍ - Google Patents
バイポ−ラｒａｍInfo
- Publication number
- JPS61234068A JPS61234068A JP60075733A JP7573385A JPS61234068A JP S61234068 A JPS61234068 A JP S61234068A JP 60075733 A JP60075733 A JP 60075733A JP 7573385 A JP7573385 A JP 7573385A JP S61234068 A JPS61234068 A JP S61234068A
- Authority
- JP
- Japan
- Prior art keywords
- collector
- base
- layer
- type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラＲＡＭ（ランダム・アクセス・メモ
リ）に関し、特にバイポーラＲＡＭを構成するトランジ
スタの構造に関する。
リ）に関し、特にバイポーラＲＡＭを構成するトランジ
スタの構造に関する。
半導体集積回路の高集積化、高密度化が進むにつれて極
々のトラブルが発生してきているが、パイボー２ＲＡＭ
におけるその一例にα線によるソフトエラーの問題点が
ある。
々のトラブルが発生してきているが、パイボー２ＲＡＭ
におけるその一例にα線によるソフトエラーの問題点が
ある。
α線のソフトエラーは、メモリ素子を入れるセラミック
パッケージ材や蓋材内に微量に含まれる天然のウラン（
Ｕ）やトリウム（Ｔｈ ）から放出されるα線によシ誘
き起されるものである。
パッケージ材や蓋材内に微量に含まれる天然のウラン（
Ｕ）やトリウム（Ｔｈ ）から放出されるα線によシ誘
き起されるものである。
すなわち、メモリ素子内に入射したα線は、飛程に沿っ
て電子と正孔対を発生させる。そして、％ＫＮ型コレク
タ領域に発生した正孔は負にバイアスされた基板に流れ
、一方基板に発生した電子はコレクタ領域に拡散して行
く。このため、メモリセルを構成する対のトランジスタ
の内、オフ側のトランジスタの電位が下シ、メモリセル
の反転が起る。以下図面を用いて説明する。
て電子と正孔対を発生させる。そして、％ＫＮ型コレク
タ領域に発生した正孔は負にバイアスされた基板に流れ
、一方基板に発生した電子はコレクタ領域に拡散して行
く。このため、メモリセルを構成する対のトランジスタ
の内、オフ側のトランジスタの電位が下シ、メモリセル
の反転が起る。以下図面を用いて説明する。
第４図はバイポーラＲＡＭＩＣおけるメモリセルの等価
回路図である。
回路図である。
第４図において、定電流源に接続する端子１と、アドレ
ス線２との間にはフリップ７０ツブを形成。
ス線２との間にはフリップ７０ツブを形成。
する一対のトランジスタＴＩ、Ｔ２があシ、各トランジ
スタのエミッタはビット線３．４に接続されている。そ
してトランジスタＴＩ、Ｔ２のコレクタにはそれぞれ抵
抗Ｒとシ田ットキーパリアダイオードＳＢＤとが接続さ
れている。
スタのエミッタはビット線３．４に接続されている。そ
してトランジスタＴＩ、Ｔ２のコレクタにはそれぞれ抵
抗Ｒとシ田ットキーパリアダイオードＳＢＤとが接続さ
れている。
また、これらのトランジスタＴＩ、Ｔ２には等価的に４
８類のコンデンサが考えられる。例えは、オフ側のトラ
ンジスタＴ１のコレクタ部に付く全容量Ｃ？は、コレク
タ・基板間接合容量をＣｃｓ 。
８類のコンデンサが考えられる。例えは、オフ側のトラ
ンジスタＴ１のコレクタ部に付く全容量Ｃ？は、コレク
タ・基板間接合容量をＣｃｓ 。
コレクタ・ベース間接合容量をＣｃｍ、ベース・エミッ
タ間接合容量をＣｉ＋ｘ、シ嘗ットキーバリアダイオー
ドの接合容量をＣ８１Ｄとすると、Ｃ丁＝Ｃｃｓ＋ Ｃ
Ｃ！Ｉ ＋ Ｃ８１１Ｄとなる。
タ間接合容量をＣｉ＋ｘ、シ嘗ットキーバリアダイオー
ドの接合容量をＣ８１Ｄとすると、Ｃ丁＝Ｃｃｓ＋ Ｃ
Ｃ！Ｉ ＋ Ｃ８１１Ｄとなる。
今、トランジスタＴｌ内にα線が入射し、その電子正孔
対によ多発生した電荷量を△Ｑとすると、コレクタの電
位変化Δ■は△Ｑ／Ｃｔとなる。従って、Δ■がトラン
ジスタＴ１のホールド電位（コレクタ電位）よシ大きく
なるとＴ１はオンとな〕、メモリセルが反転する。
対によ多発生した電荷量を△Ｑとすると、コレクタの電
位変化Δ■は△Ｑ／Ｃｔとなる。従って、Δ■がトラン
ジスタＴ１のホールド電位（コレクタ電位）よシ大きく
なるとＴ１はオンとな〕、メモリセルが反転する。
従来、メモリセルが十分余裕を持って作られていた場合
はＣＴは比較的大きく、そのためα線によるソフトエラ
ーの発生は少なかった。
はＣＴは比較的大きく、そのためα線によるソフトエラ
ーの発生は少なかった。
しかしながら、バイポーラＲＡＭの高集積化。
高密度化はＣＴを小さなものとした為、α線によるソフ
トエラーが発生し易くなシ、バイポーラＲＡＭの信頼性
を低下させるという欠点を生じた。
トエラーが発生し易くなシ、バイポーラＲＡＭの信頼性
を低下させるという欠点を生じた。
本発明の目的は、上記欠点を除去し、メモリセ＃ヲ構成
するトランジスタのコレクタに付く容量を大きくシ、α
線によるソフトエラーに対する余裕度を増大させ信頼性
の向上したバイポーラＲＡＭを提供することにある。
するトランジスタのコレクタに付く容量を大きくシ、α
線によるソフトエラーに対する余裕度を増大させ信頼性
の向上したバイポーラＲＡＭを提供することにある。
本発明のバイポーラＲＡＭは、メモリセルを構成するト
ランジスタのベース領域及び又はコレクタ領域が、電気
的に接続された複数の不純物領散層から形成された構造
となっている。
ランジスタのベース領域及び又はコレクタ領域が、電気
的に接続された複数の不純物領散層から形成された構造
となっている。
本発明によれば、コレクタ層とベース層との接触面積が
大きくなるため、接合容量が大となシ、α線によるコレ
クタ電位変化△■を著しく小さなものとすることができ
る。
大きくなるため、接合容量が大となシ、α線によるコレ
クタ電位変化△■を著しく小さなものとすることができ
る。
次に本発明の実施例を図面を用いて説明する。
ｍ１図は本発明の第１の実施例の要部断面図である。
第１図において、Ｐ型シリコン基板ｌｏ上にはＮｕエピ
タキシアル層１１が形成されておシ、ＮＰＮ）ランジス
タのコレクタ領域はＮ 型埋込み層１２とＮ 型コレク
タウオール１３及びＮ型エピタキシアル層１１とから構
成されている。一方、ベース領域は、Ｎ 型埋込み層１
２の上に形成さ＋ れＮ 型埋込み層１２に接触するＰ 型の第１のベース
４１４と、Ｎ型エピタキシアル膚１１の表面に形成され
、表面にＮ 型エミッタ領域１５を有するＰｆｉの第２
のベース層１６と、これら２層を電気的に接続しベース
電極１８にオーミック接触するベースウオール１７とか
ら構成されている。
タキシアル層１１が形成されておシ、ＮＰＮ）ランジス
タのコレクタ領域はＮ 型埋込み層１２とＮ 型コレク
タウオール１３及びＮ型エピタキシアル層１１とから構
成されている。一方、ベース領域は、Ｎ 型埋込み層１
２の上に形成さ＋ れＮ 型埋込み層１２に接触するＰ 型の第１のベース
４１４と、Ｎ型エピタキシアル膚１１の表面に形成され
、表面にＮ 型エミッタ領域１５を有するＰｆｉの第２
のベース層１６と、これら２層を電気的に接続しベース
電極１８にオーミック接触するベースウオール１７とか
ら構成されている。
Ｌ １９はエミッタ電極、２０はコレクタ電極。
２１は絶縁膜である。
このようにベース領域か２つの不純物領散層すなわち第
１及び第２のベース層１４．１６から構成されているた
め、コレクタ領域と接する面積が大きく、更に、第１の
ベース層１４が高濃度不純物領散層から形成されている
ためその接合容量Ｃｃｎは従来のものに比べ著しく大き
くな夛、このため、コレクタに付く全容ｉＣＴも増大す
る。
１及び第２のベース層１４．１６から構成されているた
め、コレクタ領域と接する面積が大きく、更に、第１の
ベース層１４が高濃度不純物領散層から形成されている
ためその接合容量Ｃｃｎは従来のものに比べ著しく大き
くな夛、このため、コレクタに付く全容ｉＣＴも増大す
る。
従って、このように構成されたトランジスタからなるメ
モリセルでは、α線入射による電位変化が少〈なシ、信
頼性は向上する。
モリセルでは、α線入射による電位変化が少〈なシ、信
頼性は向上する。
第１のベース層１４を形成するには、例えは、Ｐ型シリ
コン基板ｌ上にＮ 型埋込み層１２を形成したのち、そ
の表面の一部に高龜度のＰ型不純物層（不純物議度Ｉ
Ｑ ”１／ａＮ以上）を浅く形成しておけはよい。また
、Ｐ 型ベースウオール１８は１例えば素子分離用のＰ
型領域（１示せず）を形成する工程でＰ型不純物をイ
オン注入し、押し込み拡散を行うことにより、同時に形
成することかできる。
コン基板ｌ上にＮ 型埋込み層１２を形成したのち、そ
の表面の一部に高龜度のＰ型不純物層（不純物議度Ｉ
Ｑ ”１／ａＮ以上）を浅く形成しておけはよい。また
、Ｐ 型ベースウオール１８は１例えば素子分離用のＰ
型領域（１示せず）を形成する工程でＰ型不純物をイ
オン注入し、押し込み拡散を行うことにより、同時に形
成することかできる。
第２図は本発明の第２の実施例の要部断面図であシ、従
来のＮＰＮ）ランジスタと異なる所は、Ｐ型ベース領域
２６表面にコレクタ層が形成されていることである。
来のＮＰＮ）ランジスタと異なる所は、Ｐ型ベース領域
２６表面にコレクタ層が形成されていることである。
すなわち、Ｐ型ベース領域２６表面の、エミッタ領域を
さけた部分に１高濃度のＮ型不純物領散層からなる上部
のＮ＋型コレクタ層２２が形成され、コレクタウオール
１３に接続している。この実施例においても、コレクタ
・ペース容量Ｃｃｍは第１図の場合と同様に大きくなシ
、αｆｉｌＶＣよるソフトエラーを減少させることがで
きる。尚、Ｎ＋型コレクタ層２２は、Ｐ型不純物をイオ
ン注入し押し込み拡散を行う、エミッタ領域形成と同一
工程で形成できる。
さけた部分に１高濃度のＮ型不純物領散層からなる上部
のＮ＋型コレクタ層２２が形成され、コレクタウオール
１３に接続している。この実施例においても、コレクタ
・ペース容量Ｃｃｍは第１図の場合と同様に大きくなシ
、αｆｉｌＶＣよるソフトエラーを減少させることがで
きる。尚、Ｎ＋型コレクタ層２２は、Ｐ型不純物をイオ
ン注入し押し込み拡散を行う、エミッタ領域形成と同一
工程で形成できる。
第３図は本発明の第３の実施例の要部断面図であシ、ペ
ース領域及びコレクタ領域ともそれぞれ複数の不純物領
散層から形成されたものを示している。
ース領域及びコレクタ領域ともそれぞれ複数の不純物領
散層から形成されたものを示している。
すなわち、ベース領域ａＮ 型埋込み層１２中に形成
されたＰ＋型の第１のベース層１４と、Ｎ型エピタキシ
アル層１１表面に形成された第２のペース層１６．！：
、Ｎ型エピタキシアル層ｌｌ中に形成されたＰ 型の第
３のベース層２３及びこれらを接続するペースウオール
１７とから構成されている。一方、コレクタ領域は第２
図に示した場合と同様に％Ｎ 型埋込み層１２．Ｎ 型
コレクタ４２２．Ｎ型エピタキシアルＮｌ１１１及びコ
レクタウオール１３よシ構成されている。
されたＰ＋型の第１のベース層１４と、Ｎ型エピタキシ
アル層１１表面に形成された第２のペース層１６．！：
、Ｎ型エピタキシアル層ｌｌ中に形成されたＰ 型の第
３のベース層２３及びこれらを接続するペースウオール
１７とから構成されている。一方、コレクタ領域は第２
図に示した場合と同様に％Ｎ 型埋込み層１２．Ｎ 型
コレクタ４２２．Ｎ型エピタキシアルＮｌ１１１及びコ
レクタウオール１３よシ構成されている。
このようにベース領域及びコレクタ領域が複数の不純物
領散層から形成されたトランジスタにおいては、コレク
タ・ペース間の接触面積は著しく増し、しかもＰ型又は
Ｎ型の高濃度不純物層が接するため、コレクタ・ベース
間接合容量ＣＣＩＩは極めて大きな亀のとなり、α線に
よるソフトエラーに対する余裕度は更に大きくなる。
領散層から形成されたトランジスタにおいては、コレク
タ・ペース間の接触面積は著しく増し、しかもＰ型又は
Ｎ型の高濃度不純物層が接するため、コレクタ・ベース
間接合容量ＣＣＩＩは極めて大きな亀のとなり、α線に
よるソフトエラーに対する余裕度は更に大きくなる。
本実施例におけるＭｌのコレクタ層１４は Ｎ＋型埋込
み層１２を形成したのちこの表面にＰ型不純物をイオン
注入（不純物濃度Ｉ Ｑ １？／ｃＩ！Ｌ１以上）する
ことにより、また第３のコレクタ層２３もＮ型エピタキ
シアル層中にＰ型不純物をイオン注入することＫより形
成でき、特にパターンの増大を伴うことはない。
み層１２を形成したのちこの表面にＰ型不純物をイオン
注入（不純物濃度Ｉ Ｑ １？／ｃＩ！Ｌ１以上）する
ことにより、また第３のコレクタ層２３もＮ型エピタキ
シアル層中にＰ型不純物をイオン注入することＫより形
成でき、特にパターンの増大を伴うことはない。
尚上記実施例においては、コレクタ領域、ベース領域共
最大３層の不純物領散層から構成される場合について説
明したか、ζ九に限定されるものではなく種々の組合せ
が可能であシ、また各層の形状も変え得ることは勿論で
ある。
最大３層の不純物領散層から構成される場合について説
明したか、ζ九に限定されるものではなく種々の組合せ
が可能であシ、また各層の形状も変え得ることは勿論で
ある。
以上詳細に説明したように１本発明によれば、メモリセ
ル部のトランジスタのコレクタ・ペース間接合容量が、
パターンの増大を伴なわずに実現でき、α線によるソフ
トエラーに対する余裕度が増大し、信頼性の向上したバ
イポーラＲＡＭが得られるのでその効果は大きい。
ル部のトランジスタのコレクタ・ペース間接合容量が、
パターンの増大を伴なわずに実現でき、α線によるソフ
トエラーに対する余裕度が増大し、信頼性の向上したバ
イポーラＲＡＭが得られるのでその効果は大きい。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は本発明の第３の実
施例の断面図、第４図はメモリセルの等価回路図である
。 ｌ・・・・・・端子、２・・・・・・アドレス線、３．
４・・・・・・ビット線、１０・・・・・・Ｐ型シリコ
ン基板、１１・・・・・・Ｎ型エピタキシアル層、１２
・・・・・・Ｎ＋型埋込み層、１３・・・・・・コレク
タウオール、１４・・・・・・第１のペース７１、ｘｓ
・・−・・・エミッタ領域、１６・・・・・・第２のペ
ースｍ、１７・・・・・・ペースウオール％１８・・・
・・・ペース電極、１９・・・・・・エミッタ電極、２
０・・・・・・コレクタ電極、２１・・・・・・絶縁膜
、２２・・・・・・Ｎ＋型コレクタ層、２３・・・・・
・第３のベース層、２６・・・・・・ベース領域。
明の第２の実施例の断面図、第３図は本発明の第３の実
施例の断面図、第４図はメモリセルの等価回路図である
。 ｌ・・・・・・端子、２・・・・・・アドレス線、３．
４・・・・・・ビット線、１０・・・・・・Ｐ型シリコ
ン基板、１１・・・・・・Ｎ型エピタキシアル層、１２
・・・・・・Ｎ＋型埋込み層、１３・・・・・・コレク
タウオール、１４・・・・・・第１のペース７１、ｘｓ
・・−・・・エミッタ領域、１６・・・・・・第２のペ
ースｍ、１７・・・・・・ペースウオール％１８・・・
・・・ペース電極、１９・・・・・・エミッタ電極、２
０・・・・・・コレクタ電極、２１・・・・・・絶縁膜
、２２・・・・・・Ｎ＋型コレクタ層、２３・・・・・
・第３のベース層、２６・・・・・・ベース領域。
Claims (2)
- （１）プレーナ型バイポーラＲＡＭにおいて、メモリセ
ルを構成するトランジスタのベース領域及び又はコレク
タ領域が、電気的に接続された複数の不純物拡散層から
形成されていることを特徴とするバイポーラＲＡＭ。 - （２）ベース領域を形成する複数の不純物領散層の少く
とも一層は高濃度不純物拡散層である特許請求の範囲第
（１）項記載のバイポーラＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075733A JPS61234068A (ja) | 1985-04-10 | 1985-04-10 | バイポ−ラｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075733A JPS61234068A (ja) | 1985-04-10 | 1985-04-10 | バイポ−ラｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234068A true JPS61234068A (ja) | 1986-10-18 |
Family
ID=13584766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075733A Pending JPS61234068A (ja) | 1985-04-10 | 1985-04-10 | バイポ−ラｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234068A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
| JPH023273A (ja) * | 1988-06-17 | 1990-01-08 | Fujitsu Ltd | 半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564263A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Semiconductor memory |
| JPS5623771A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Semiconductor memory |
| JPS57167675A (en) * | 1981-04-08 | 1982-10-15 | Nec Corp | Semiconductor device |
| JPS57196563A (en) * | 1981-05-27 | 1982-12-02 | Nec Corp | Semiconductor device |
| JPS58140150A (ja) * | 1982-02-16 | 1983-08-19 | Nec Corp | 半導体装置 |
-
1985
- 1985-04-10 JP JP60075733A patent/JPS61234068A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564263A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Semiconductor memory |
| JPS5623771A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Semiconductor memory |
| JPS57167675A (en) * | 1981-04-08 | 1982-10-15 | Nec Corp | Semiconductor device |
| JPS57196563A (en) * | 1981-05-27 | 1982-12-02 | Nec Corp | Semiconductor device |
| JPS58140150A (ja) * | 1982-02-16 | 1983-08-19 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
| JPH023273A (ja) * | 1988-06-17 | 1990-01-08 | Fujitsu Ltd | 半導体記憶装置 |
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