JPH0371668A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、エミッタ
結合型メモリセルを有する半導体集積回路装置に適用し
て有効な技術に関するものである。

〔従来の技術〕

シールド構造のショットキーバリアダイオード（Ｓ　Ｂ
　Ｄ）付抵抗切換型メモリセルで構成されたメモリＬＳ
Ｉを有する半導体集積回路装置は、順方向バイポーラト
ランジスタ及び逆方向バイポーラトランジスタを主体に
構成されている。このバイポーラトランジスタは、活性
島領域（アクティブ領域）に形成された突出状島領域（
凸状島領域）にベース領域を構成し、この突出状島領域
に形成された前記ベース領域の側壁にベース引出用電極
を接続したＳ　Ｉ　Ｃｏ　Ｓ　（Ｓｉｄｓ　Ｗａｌｌ　
Ｃｏｎｔａｃｔ　５ｔｒｕｃｔｕｒｅ）構造で構成され
ている。

前記順方向バイポーラトランジスタは、突出状島領域の
表面側からその深さ方向に向ってエミッ夕領域、ベース
領域、コレクタ領域の夫々を順次配列した縦構造で構成
されている。エミッタ領域は、高不純物濃度のｎ型半導
体領域で構成されている。ベース領域は、ｐ型半導体領
域で構成されている。コレクタ領域は、ベース領域に接
続する側に設けられた低不純物濃度のｎ型エピタキシャ
ル層とその下部に設けられた高不純物濃度の埋込型のｎ
型半導体領域とで構成されている。順方向バイポーラト
ランジスタは１本発明者が開発中のシールド構造のＳＢ
Ｄ付抵抗抵抗切換型メモリセル以外辺回路やロジック部
において使用されている。この順方向バイポーラトラン
ジスタは、ベース領域にコレクタ領域の低不純物濃度の
部分（エピタキシャル層）を接続させるので、ベース領
域とコレクタ領域との間に形成されるｐｎ接合容量が低
減でき、動作速度の高速化を図ることができる特徴があ
る。また、順方向バイポーラトランジスタは、前記ベー
ス領域とコレクタ領域とのｐｎ接合部が低不純物濃度の
ｐｎ接合部を形成するので、接合耐圧を高めることがで
きる特徴がある。

前記逆方向バイポーラトランジスタは、前記突出状島領
域の表面側からその深さ方向に向って、コレクタ領域、
ベース領域、エミッタ領域を順次配列した縦構造で構成
されている。コレクタ領域は、高不純物濃度のｎ型半導
体領域で構成されている。ベース領域は、ｐ型半導体領
域で構成されている。エミッタ領域は、ベース領域に接
触する側に設けられた低不純物濃度のｎ型エピタキシャ
ル層とその下部に設けられた高不純物濃度の埋込み型の
ｎ型半導体領域とで構成されている。つまり、前記逆方
向バイポーラトランジスタは前記順方向バイポーラトラ
ンジスタのコレクタ領域とエミッタ領域とを入れ換えた
簡単な構造で構成されている。また、逆方向バイポーラ
トランジスタの各動作領域は前記順方向バイポーラトラ
ンジスタの各動作領域と同一製造工程で形成されている
。

この逆方向バイポーラトランジスタは、前記シールド構
造のＳＢＤ付抵抗抵抗切換型メモリセル成している。逆
方向バイポーラトランジスタは、メモリセルの電荷蓄積
部（情報蓄積ノード部）となるコレクタ領域をベース領
域を介在させて基板の表面側に構成している。つまり、
逆方向バイポーラトランジスタは、電荷蓄積部分でのα
線の飛程が短く、又ベース領域がポテンシャルバリア領
域として作用するので、基板内にα線の入射で発生した
少数キャリヤの影響を低減し、耐α線ソフトエラー強度
を向上できる特徴がある。

しかし、前記逆方向バイポーラトランジスタは、ベース
領域にエミッタ領域の低不純物濃度のエピタキシャル層
を接続しているので、前記エピタキシャル層における正
孔の蓄積電荷が大きくなる。

つまり、逆方向バイポーラトランジスタは、ベース遮断
周波数（ｆｌ）が低下し、高速サイクルで動作させるこ
とができない、また、前記逆方向バイポーラトランジス
タは、コレクタ領域とベース領域との接合部の電界が大
きく、エミッタ領域とベース領域との接合部の電界が小
さいので、電子に掛る加速電界が逆になり、ベース遮断
周波数が低下し、高速サイクルで動作させることができ
ない。

そこで５本願出願人により先に出願された特願昭６３−
８８５０７号に記載されるように、逆方向バイポーラト
ランジスタのベース領域を高エネルギーのイオン打込み
法で低不純物濃度のエピタキシャル層に形成し、低不純
物濃度のエピタキシャル層を廃止している。すなわち、
前記逆方向バイポーラトランジスタは、ベース領域をエ
ミッタ領域である高不純物濃度の埋込型の半導体領域と
接触させ、低不純物濃度のエピタキシャル層における正
孔の蓄積電荷を低減することができるので、ベース遮断
周波数を向上し、動作速度の高速化を向上させている。

〔発明が解決しようとする課題〕

しかし、前述の逆方向バイポーラトランジスタでは、３
〜４　［Ｇ　Ｈ，１程度のベース遮断周波数しか得るこ
とができない。

そこで、本発明者は、この逆方向バイポーラトランジス
タのベース領域の不純物濃度プロファイルのピーク値を
電子に加速電界が掛かるようにエミッタ領域との接合部
に設定した。この構成によれば、７〜８　［Ｇ　Ｈ，］
のベース遮断周波数を得ることができる。しかしながら
、このベース領域の不純物濃度プロファイルは、基板の
表面から深い位置にピーク値を設定しなければならず、
又製造初段側で形成されたエミッタ領域の不純物濃度プ
ロファイルが製造プロセス中の種々のアニールで変動す
るので制御が難しく、逆方向バイポーラトランジスタの
ベース遮断周波数にばらつきが生じるという問題があっ
た。

本発明の目的は、エミッタ結合型メモリセルを有する半
導体集積回路装置において、動作速度の高速化を図ると
共に耐α線強度を高めることが可能な技術を提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

５ＩＣＯ８構造のバイポーラトランジスタで構成する半
導体集積回路装置において、前記メモリセルのエミッタ
が結合された５ＩＣＯ３構造のバイポーラトランジスタ
を基板の主面からその深さ方向に向ってエミッタ領域、
ベース領域、コレクタ領域の夫々を順次配列した縦構造
で構成した順方向バイポーラトランジスタで構成し、こ
の順方向バイポーラトランジスタの前記コレクタ領域と
前記基板との間に少数キャリアに対するポテンシャルバ
リア領域を構成する。

〔作　　用〕

上述した手段によれば、前記順方向バイポーラトランジ
スタは、ベース領域の不純物濃度プロファイルのピーク
値をエミッタ領域の接合部に高い精度で設定することが
でき、電子の加速電界を高めることができるので、ベー
ス遮断周波数を向上し、動作速度の高速化を図ることが
できると共に、ポテンシャルバリア領域により、基板内
にα線で発生した少数キャリアの電荷蓄積部への浸入を
遮蔽することができるので、耐α線強度を高めるこ以下
、本発明の構成について、５ＩＣＯ８構造のバイポーラ
トランジスタを主体とするシールド構造のＳＢＤ付抵抗
抵抗切換型メモリセル成されたメモリＬＳＩを有する半
導体集積回路装置に本発明を適用した一実施例とともに
説明する。

なお、実施例を説明するための全回において。

同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。

〔発明の実施例〕

本発明の一実施例である半導体集積回路装置に搭載され
たメモリＴ、　Ｓ　Ｎを構成するシールド構造のＳＢＤ
付抵抗抵抗切換型メモリセル成を第２図（等価回路図）
で示す。

第２図に示すように、半導体集積回路装置に搭載された
メモリＬＳＩを構成するシールド構造のＳＢＤ付抵抗抵
抗切換型メモリセル相補性デジット線ＤＬ、ＤＬ−情報
保持ｉＨＬ、ワード線ＷＬの夫々の交差部に配置されて
いる。このシールド構造のＳＢＤ付抵抗抵抗切換型メモ
リセルショツポーラトランジスタＴｒい順方向バイポー
ラトランジスタＴｒ、、高抵抗Ｒ８，低抵抗Ｒ，の夫々
を有するフリップフロップ回路で構成されている。

このシールド構造のＳＢＤ付抵抗抵抗切換型メモリセル
体的な構成を第１図（要部断面図）、第３Ａ図（第１図
のＡ−Ａ切断面で切った不純物濃度分布図）及び第３Ｂ
図（第１図のＢ−Ｂ切断面で切った不純物濃度分布図）
で示す。

第１図に示すように、半導体集積回路装置は単結晶珪素
からなるｐ−型半導体基板１を主体として構成される。

このｐ゛型半導体基板１の主面上にはｎ−型エピタキシ
ャル層３が積層される。

前記シールド構造のＳＢＤ付抵抗抵抗切換型メモリセル
活性領域（アクティブ領域）において、ｐ型半導体基板
１の主面に構成されている。半導体素子間特に順方向バ
イポーラトランジスタＴｒ１゜順方向バイポーラトラン
ジスタＴｒ、、高抵抗Ｒ工の夫々の間は、素子分離領域
によって電気的に分離されている。素子分離領域は主に
ｐ”型半導体基板１、素子間分離絶縁膜（例えば酸化珪
素膜）５及びｐ゛型半導体領域６で構成されている。

前記シールド構造のＳＢＤ付抵抗抵抗切換型メモリセル
方向バイポーラトランジスタＴｒ□は、同第土間に示す
ようにｎ型コレクタ領域、ｐ型ベース領域、ｎ型エミッ
タ領域の夫々を順次配列した縦構造で構成される。

ｎ型コレクタ領域は、埋込型のｎ゛型半導体領域２及び
図示しないコレクタ電位側上用ｎ゛型半導体領域で構成
される。埋込型のｎ゛型半導体領域２は、同第１図及び
第３Ｂ図に示すように、ｐ”型半導体基板１とｎ−型エ
ピタキシャル層３との間に設けられている。コレクタ電
位引上用ｎ１型半導体領域は、ｎ−型エピタキシャル層
３の活性領域に形成された突出状島領域（凸状島領域）
４の主面部に設けられる。この突出状島領域４は、メサ
エッチング法でざ型エピタキシャル層３の非活性領域を
除去することにより形成される。

第１図に示すように、Ｐ型ベース領域は、グラフトベー
ス領域であるＰ゛型半導体領域１１及び真性ベース領域
であるｐ型半導体領域１３で構成される。

Ｐ型半導体領域１３は、突出状島領域４のｎ−型エピタ
キシャル層３の主面部に設けられ、第３Ｂ図に示すよう
に、埋込型のｎ゛型半導体領域２に接触されている。第
１図に示すように、ｐ゛型半導体領域１１は、突出状島
領域４の側壁具体的には肩部分においてｎ゛型エピタキ
シャル層３の主面部に設けられる。

ｎ型エミッタ領域は、ｎ型半導体領域１４及びｎ３型半
導体領域２０で構成される。ｎ型半導体領域１４は、同
第１図及び第３Ｂ図に示すように、前記突出状島領域４
に形成されたｐ型ベース領域（ｐ型半導体領域１３）の
主面部に設けられる。が型半導体領域２０は、ｎ型半導
体領域１４の主面部に設けられる。

第１図に示すように、前記ｐ型ベース領域であるグラフ
トベース領域のＰ゛型半導体領域１１には、突出状島領
域４の側壁の素子間分離絶縁膜５に形成されたベース開
口７を通してベース引出用電極８の一端が接続される。

ベース引出用電極８の他端は素子分離領域の素子間分離
絶縁膜５上に引き出される。すなわち、順方向バイポー
ラトランジスタＴｒ工は、５ＩＣＯ８構造で構成される
。ベース引出用電極８は、ｐ型不純物（Ｂ）が導入され
た多結晶珪素膜で形成される。前記ｐ゛型半導体領域１
工は、ベース引出用電ＷＡ８に導入されたｐ型不純物を
ベース開口７に規定された領域内において、ｎ−型エピ
タキシャル層３の主面部に拡散することにより形成され
る。したがって、ｐゝ型半導体領域１１は、ベース引出
用電極８に対して自己整合で形成される。

ベース引出用電極８には、層間絶縁膜１５．２１及び２
２に形成された接続孔２３を通してアルミニウム配線２
６が接続される。接続孔２３で規定された領域において
、ベース引出用電極８の主面には図示しないがｐｔ又は
ＰｄとＳｉとの化合物つまり金属珪化物が設けられる。

金属珪化物は、ショットキーバリアダイオード素子ＳＢ
Ｄのアノード領域を形成する際に形成される。アルミニ
ウム配線２６は、バリアメタル膜２ＳＡ上にアルミニウ
ム合金膜２６Ｂを積層した複合膜で形成される。バリア
メタル膜２６Ａは、導電性を有する遷移金属窒化膜具体
的にはＴｉＮ膜で形成される。アルミニウム合金膜２６
Ｂは、Ｃｕ、又はＣｕ及びＳｉを添加したアルミニウム
で形成される。

前記ｎ型エミッタ領域のが型半導体領域２０には。

分離絶縁膜１６で形成されたエミッタ開口１７を通して
エミッタ引出用電極１９が接続される。エミッタ引出用
電極１９は、ｎ型不純物が導入された多結晶珪素膜で形
成される。前記分離絶縁膜１６は、ベース引出用電極８
の表面に熱酸化処理を施して形成した酸化珪素膜で形成
される。この分離絶縁膜１６で開口寸法が規定されるエ
ミッタ開口１７は、ベース引出用電極８に対して自己整
合で形成される。

ｎ０型半導体領域２０はエミッタ開口１７で規定された
領域内において、エミッタ引出用電極１９に導入された
ｎ型不純物をｎ型半導体領域１４の主面部に導入するこ
とにより形成される。このエミッタ引出用電極１９には
図示しないがベース引出用電極８と同様に接続孔２３を
通してアルミニウム配線２６が接続される。

前記ｎ型コレクタ領域のコレクタ電位引上用のｎ１型半
導体領域には、図示しないが前記ｎ型エミッタ領域と同
様にコレクタ引出用電極（１９）を介在させてアルミニ
ウム配線２６が接続される。

前記ショットキーバリアダイオード素子ＳＢＤは同第１
図に示すように　ｎ４型半導体領域２４（カソード領域
）とｎ゛型半導体領域２４の主面に形成された金属珪化
物２５（アノード領域）とで構成される。ショットキー
バリアダイオード素子ＳＢＤのｎ゛型半導体領域２４は
、順方向バイポーラトランジスタＴｒ１のｎ型エミッタ
領域であるｎ型半導体領域１４と一体に構成される。こ
のショットキーバリアダイオード素子ＳＢＤは、シール
ド構造で構成される。つまり、ショットキーバリアダイ
オード素子ＳＢＤは、ｐ型半導体領域１３及びｐ゛型半
導体領域１１でｎ゛型半導体領域２４（カソード領域）
を取り囲むように構成される。このシールド構造は、耐
α線ソフトエラー強度を高めることができる。

前記ショットキーバリアダイオード素子ＳＢＤは、低抵
抗Ｒ，を通して順方向バイポーラトランジスタＴｒ、の
ｎ型コレクタ領域（電荷蓄積部）に接続される。低抵抗
ＲＬは、順方向バイポーラトランジスタＴｒ１のｎ型エ
ミッタ領域であるｎ型半導体領域１４で構成される。

メモリセルの高抵抗Ｒ４は、ｐ−型半導体領域１２で構
成される。このｐ−型半導体領域１２は、突出状島領域
４のｎ゛型エピタキシャル層３の主面部に設けられる。

前記シールド構造のＳＢＤ付抵抗抵抗切換型メモリセル
方向バイポーラトランジスタＴｒ、は、同第１図に示す
ように、ｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレ
クタ領域を順次配列した縦構造で構成される。この順方
向バイポーラトランジスタＴｒ２のｎ型エミッタ領域は
、フリップフロップ回路を構成する他の順方向バイポー
ラトランジスタＴｒ、のｎ型エミッタ領域と結合されて
いる。

順方向バイポーラトランジスタＴｒ２は、ｐ−型半導体
基板１とｎ”型エピタキシャル層３との間に設けられた
埋込型のｎ゛型半導体領域２の主面上、すなわち、ｎ−
型エピタキシャル層３の活性領域に形成された突出状島
領域（凸状島領域）４の主面部に構成される。

前記順方向バイポーラトランジスタＴｒ、のｎ型コレク
タ領域と前記埋込型のｎ゛型半導体領域２との間には、
ｐ型ポテンシャルバリア領域が設けられる。ｐ型ポテン
シャルバリア領域は、ｐ′″型半導体基板１内に入射し
たα線で発生する少数キャリアを遮蔽する作用を有し、
主にｎ型コレクタ領域の底部に設けられたｐ゛型半導体
領域９及びｎ型コレクタ領域の側面に設けられたｐ型半
導体領域１１で形成されている。前記埋込型のｎ゛型半
導体領域２は、第３Ａ図に示すように、例えば１０１ｇ
〜１０　”　’　［ａｔｏｍｓ／ｃ１］程度の不純物濃
度で形成され。

ｎ−型エピタキシャル層３の表面から深さ方向に向って
約１．０−１．６［μｍｌ程度の位置にピーク値を有す
る。

ｎ型コレクタ領域は、ｎ型半導体領域１０及びｎ゛型半
導体領域２４で構成される。ｎ型半導体領域１０及びｎ
゛型半導体領域２４は、突出状島領域４のｎ−型エピタ
キシャル層３の主面部に設けられる。ｎ型半導体領域１
０は、真性コレクタ領域として使用され、ｎ−型エピタ
キシャル層３に比べて高い不純物濃度で形成される。例
えばｎ型半導体領域１０は、１０”　［ａｔｏｍｓ／ａ
ｍ’　１程度の不純物濃度で形成され、ｎ°型エピタキ
シャル層３の表面から深さ方向に向って約０．６［μｍ
ｌ程度の位置にピーク値を有する。　ｎ”型半導体領域
２４はコレクタ電位用げ用半導体領域として使用される
。

ｐ型ベース領域は、グラフトベース領域であるｐ・型半
導体領域１１及び真性ベース領域であるｐ型半導体領域
１８で構成される。ｐ型半導体領域１８は、突出状島領
域４のｎ“型エピタキシャル層３の主面部に設けられる
　ｐ＋型半導体領域１１は、突出状島領域４の側壁具体
的には肩部分においてｎ−型エピタキシャル層３の主面
部に設けられる。

前記順方向バイポーラトランジスタＴｒ、のグラフトベ
ース領域であるＰ゛型半導体領域１１には、前記順方向
バイポーラトランジスタＴｒ、と同様に突出状島領域４
の側壁の素子間分離絶縁膜５に形成されたベース開口７
を通してベース引出用電極８の一端が接続され、このベ
ース引出用電極８を介在させてアルミニウム配線２６が
接続される。同様に順方向バイポーラトランジスタＴｒ
２は、ＳＩＣ０５ｇ造で構成される。

前記順方向バイポーラトランジスタＴｒ、の真性ベース
領域であるＰ型半導体領域１８はエミッタ開口１７の形
成前に、ｎ型の不純物をイオン打込み法で活性島領域４
のｎ−型エピタキシャル層３の主面部に導入して形成さ
れる。このｐ型半導体領域１８は、第３Ａ図に示すよう
に、例えば１０１７〜１゜”　［ａｔｏｍｓ／ａ１］程
度の不純物濃度で形成され、ｎ型エピタキシャル層３の
表面から深さ方向に向って約０．２〜０．３［μｍ］程
度の位置にピーク値を有する。ｐ型半導体領域１８は、
不純物濃度のピーク値をｎ型エミッタ領域のｎ゛型半導
体領域２ｏの底部の接合部分に設定する。つまり、ｐ型
半導体領域１８は、ｎ型エミッタ領域とのｐｎ接合部の
不純物濃度勾配が最も急峻になるように形成される。

ｎ型エミッタ領域は、ｎ゛型半導体領域２ｏで形成され
ている。ｎ゛型半導体領域２ｏは、前記突出状島領域４
に形成されたＰ型ベース領域（ｐ型半導体領域１８）の
主面部に設けられる。

第１図に示すように、前記順方向バイポーラトランジス
タＴｒ２のｎ型エミッタ領域であるｎ゛型半導体領域２
０には、前記順方向バイポーラトランジスタＴｒ、と同
様に分離絶縁膜１６で形成されたエミッタ開口１７を通
してエミッタ引出用電極１９が接続される。ｎ・型半導
体領域２０は、エミッタ開口１７で規定された領域内に
おいて、エミッタ引出用電極１９に導入されたｎ型不純
物をｐ型ベース領域の真性ベース領域であるＰ型半導体
領域１８にドライブイン拡散することにより形成される
。このエミッタ引出用電極１９には図示しないがベース
引出用電極８と同様に接続孔２３を通してアルミニウム
配線２６が接続される。このｎ゛型半導体領域２０は、
第３Ａ図に示すように、例えば１０１９〜１０　”　［
ａｔｏｍｓ／ｃ１］程度の不純物濃度で形成され、ｎ−
型エピタキシャル層３の表面から深さ方向に向って約０
．１［μ耐程度の位置にピーク値を有する。

前記第１図に示すように、前記順方向バイポーラトラン
ジスタＴｒ、のｎ型コレクタ領域であるが型半導体領域
２４には、接続孔２３を通してアルミニウム配線２６が
接続される。このｎ°型半導体領域２４は、接続孔２３
で規定された領域内において、ｎ型の不純物を例えばイ
オン打込み法でｎ−型エピタキシャル層３の主面に導入
することにより形成される。

前記順方向バイポーラトランジスタＴｒオのｎ型コレク
タ領域のｎ型半導体領域１０、ｐ型ポテンシャルバリア
領域のＰ“型半導体領域９の夫々はほぼ同一製造工程に
より形成されている。前記ｐ型ポテンシャル領域のｐ゛
型半導体領域９は、Ｐ型半導体領域基板１の活性領域の
主面部に前記埋込型のｎ・型半導体領域２を形成し、ｎ
−型エピタキシャル層３を成長した後、ｎ−型エピタキ
シャル層３の活性領域の主面部にｐ型の不純物をイオン
打込み法で導入することにより形成される。このｐ・型
半導体領域９は、第３Ａ図に示すように、例えば１０１
７〜ｌ　Ｏ”　［ａｔｏｍｓ／ｃ１コ程度の不純物濃度
のＢ（又はＢ　Ｆ、）で形成され、ｎ−型エピタキシャ
ル層３の表面から深さ方向に向って約０，７〜０．９［
μｍ］程度の位置にピーク値を有する。

前記ｎ型コレクタ領域のｎ型半導体領域１０は、前記ｐ
型ポテンシャルバリア領域のｐ・型半導体領域９の形成
後（又は形成前）に、ｎ−型エピタキシャル層３の活性
領域の主面部にｎ型の不純物をイオン打込み法で導入す
ることにより形成される。このｎ型半導体領域１０は、
前述の条件で形成される。

このｎ型半導体領域１０は、前述したように、ｐ型ベー
ス領域のグラフトベース領域であるｐ゛型半導体領域１
１及びｐ°型半導体領域９で構成されるＰ型ポテンシャ
ルバリア領域で周囲を取り囲むように構成される。つま
り、ｎ型コレクタ領域のｎ型半導体領域１０は、シール
ド構造で構成される。このシールド構造は、埋込型のｎ
゛型半導体領域２やｐ−型半導体基板１にα線で発生し
た少数キャリアがＳＢＤ付抵抗抵抗切換型メモリセル報
蓄積ノード部（ｎ型半導体領域１０）に浸入することを
遮断することができるので、耐α線ソフトエラー強度を
高ＳＢＤ付抵抗抵抗切換型メモリセルするメモリＬＳＩ
において、前記ＳＢＤ付抵抗抵抗切換型メモリセル型エ
ミッタ領域（ｎ型半導体領域１０〉が結合された側のバ
イポーラトランジスタＴｒ２を順方向で構成し、この順
方向バイポーラトランジスタＴｒ、のｎ型コレクタ領域
の周囲にポテンシャルバリア領域（ｐ”型半導体領域９
）を構成する。この構成により、順方向バイポーラトラ
ンジスタＴｒ、は、Ｐ型ベース領域であるｐ型半導体領
域１８とｎ型エミッタ領域であるｎ゛型半導体領域２０
とのｐｎ接合部の不純物濃度勾配を、前記ｐ型ベース領
域であるｐ型半導体領域１８とｎ型コレクタ領域である
ｎ型半導体領域１０とのｐｎ接合部の不純物濃度勾配に
比べて大きく設定することができるので、ｎ型エミッタ
領域からｎ型コレクタ領域に向って電子に加速電界を掛
けることができ、ベース遮断周波数を向上することがで
きると共に、ポテンシャルバリア層のｐ＋型半導体領域
９により埋込型のｎ゛型半導体領域２やｐ−型半導体基
板１にα線の入射で発生した少数キャリアをＳＢＤ付抵
抗抵抗切換型メモリセル報蓄積ノード部（ｎ型半導体領
域１０）に浸入することを遮蔽することができるので、
誤動作を防止し信頼性を高めることができる。

また、前記順方向バイポーラトランジスタＴｒ。

は、順方向バイポーラトランジスタＴｒ１と同様に。

ｎ型エミッタ領域、Ｐ型ベース領域の夫々をｎ−型エピ
タキシャル層３のｎ型コレクタ領域に比べて浅い領域に
形成し、かつ製造プロセスの終段側でアニール工程が少
ないので、前記ｎ型エミッタ領域とｐ型ベース領域との
ｐｎ接合部の不純物濃度勾配の高め、ベース遮断周波数
特性のばらつきを低減できる。

以上１本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが５本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

エミッタ結合型メモリセルで構成されるメモリＬＳＩを
有する半導体集積回路装置において、前記メモリＬ　Ｓ
　Ｉの耐α線ソフトエラー強度を向上することができる
と共に、高速化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体集積回路装置
の要部断面図、 第２図は、前記半導体集積回路装置に搭載されたメモリ
ＬＳＩを構成するシールド構造のＳＢＤ付抵抗抵抗切換
型メモリセル価回路図。 第３Ａ図及び第３Ｂ図は、前記ＳＢＤ付抵抗抵抗切換型
メモリセル成するバイポーラトランジスタの不純物濃度
分布図である。 図中、２・・・埋込型のｎ゛型半導体領域、４・・・突
出状島領域、Ｔｒ工・・・順方向バイポーラトランジス
タ。 １１・・・グラフトベース領域のｐ２型型半体領域、１
３・・・真性ベース領域のｐ型半導体領域、２０・・・
エミッタ領域のｎ゛型半導体領域、Ｔｒｌ・・順方向バ
イポーラトランジスタ、１０・・・コレクタ領域のｎ型
半導体領域、１８・・・ベース領域のｐ゛型半導体領域
、９・・・ポテンシャルバリア領域のｐ゛型半導体領域
、２５・・・ＳＢＤ素子、Ｒ，・・・高抵抗、ＲＬ・・
・低抵抗である。 第２図 第３Ｂ図

Claims (1)

1. 【特許請求の範囲】 １、エミッタ結合型メモリセルを有する半導体集積回路
   装置において、前記メモリセルのエミッタが結合された
   バイポーラトランジスタを基板の主面からその深さ方向
   に向ってエミッタ領域、ベース領域、コレクタ領域の夫
   々を順次配列した縦構造で構成し、該バイポーラトラン
   ジスタのコレクタ領域と前記基板との間に少数キャリア
   に対するポテンシャルバリア領域を構成したことを特徴
   とする半導体集積回路装置。 ２、前記バイポーラトランジスタは、基板の活性領域に
   形成された突出状島領域の表面側からその深さ方向に向
   ってエミッタ領域、ベース領域、コレクタ領域の夫々を
   順次配列し、この突出状島領域に形成された前記ベース
   領域の側壁にベース引出用電極を接続した構造で構成さ
   れることを特徴とする請求項１に記載の半導体集積回路
   装置。