JPH025454A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH025454A JPH025454A JP63154714A JP15471488A JPH025454A JP H025454 A JPH025454 A JP H025454A JP 63154714 A JP63154714 A JP 63154714A JP 15471488 A JP15471488 A JP 15471488A JP H025454 A JPH025454 A JP H025454A
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラトランジスタが搭載すi f、ニー
IC(半導体集積回路)に係り、特にバイポーラトラン
ジスタの動作時における耐α線強度を改善した半導体装
置の構造及びその製造方法に関する。
IC(半導体集積回路)に係り、特にバイポーラトラン
ジスタの動作時における耐α線強度を改善した半導体装
置の構造及びその製造方法に関する。
高集積度のバイポーラIC1たとえば1.OpmのU溝
分離プロセスで製造したR A M (RamdomA
cces Memory )[おいて耐α線(′ヘリウ
ム原子)張子の低いことが問題となっている。すなわち
、1.0μmU溝分離による16KRAMはアクセス◇
タイム10ns(実力は2〜3nsさらに高速)の超高
速メモリであるが、外部より飛翔するα線に耐える強度
は0.1秒以下でありスペック50秒を満していない。
分離プロセスで製造したR A M (RamdomA
cces Memory )[おいて耐α線(′ヘリウ
ム原子)張子の低いことが問題となっている。すなわち
、1.0μmU溝分離による16KRAMはアクセス◇
タイム10ns(実力は2〜3nsさらに高速)の超高
速メモリであるが、外部より飛翔するα線に耐える強度
は0.1秒以下でありスペック50秒を満していない。
一般にICの表面側は電極等で覆われているためにα線
の影響は少なく、基板裏側から侵入するα線により素子
内のチャージを変動させて回路動作を損わせメモリを破
壊するおそれがある。
の影響は少なく、基板裏側から侵入するα線により素子
内のチャージを変動させて回路動作を損わせメモリを破
壊するおそれがある。
従来の技術では、単にp基板の不純物濃度を増大させる
ことで耐α線強度を向上させてきた。しかしながら、I
Cの高集積化に伴い、1ビット当りの占有面積(メモリ
・セルの面積)が小さくなるに従い、上記手段のみでは
対処し切れなくなった。
ことで耐α線強度を向上させてきた。しかしながら、I
Cの高集積化に伴い、1ビット当りの占有面積(メモリ
・セルの面積)が小さくなるに従い、上記手段のみでは
対処し切れなくなった。
第2図を参照しSiデバイス中にα線が入射した場合、
α線の飛跡の長さは約30μm8度となり、その飛跡に
そって電子(−)、正孔(+)対が発生する。
α線の飛跡の長さは約30μm8度となり、その飛跡に
そって電子(−)、正孔(+)対が発生する。
このうち電子(−)が拡散によりp基板(1)と1層(
4)の接合に到達し、n 層に移動し、コレクタ部(c
)にノイズを発生させる。これが情報破壊の原因となっ
ている。
4)の接合に到達し、n 層に移動し、コレクタ部(c
)にノイズを発生させる。これが情報破壊の原因となっ
ている。
本発明は第3図に示すようにp基板(1)中に新た+
にn 層(2)を設けてα線の飛跡にそって発生する電
子、正孔対の大部分がn+〜CN部(9)以外の導電通
路を通るようにし、上記のノイズがCN部に影響を与え
ないようにするものである。
子、正孔対の大部分がn+〜CN部(9)以外の導電通
路を通るようにし、上記のノイズがCN部に影響を与え
ないようにするものである。
本発明は、バイポーラ構造がその上に形成されるp型基
体中に新たにn 型埋込層を埋め込んでp層を上下に分
離した構造とするものである。第3図において、n
+ p(11+ n (0)+ p−8u bの接合
はそれぞれ逆バイアスをかける。
体中に新たにn 型埋込層を埋め込んでp層を上下に分
離した構造とするものである。第3図において、n
+ p(11+ n (0)+ p−8u bの接合
はそれぞれ逆バイアスをかける。
同図のようにすれば、α線の飛跡に沿って発生する電子
のほとんどはn(0)層2に吸収さ4る1、〔作用〕 トランジスタ部に悪影響を及ぼすのはp (1)層の部
分に発生する電子だけとなり、実際てトランジスタに悪
影響を与えるノイズの量が大幅に減少する。
のほとんどはn(0)層2に吸収さ4る1、〔作用〕 トランジスタ部に悪影響を及ぼすのはp (1)層の部
分に発生する電子だけとなり、実際てトランジスタに悪
影響を与えるノイズの量が大幅に減少する。
従来例について第4図を参照して説明すると、α線が垂
直に入射した場合、飛跡の長さは30μmであるが、一
方のデバイス部分の厚さは4μmであり%p基板中の飛
跡の長さは26μmとなる。
直に入射した場合、飛跡の長さは30μmであるが、一
方のデバイス部分の厚さは4μmであり%p基板中の飛
跡の長さは26μmとなる。
この26μmの飛跡に沿って形成された電子正孔対のう
ち、正孔(h)はp型基板(1)の多数キャリアである
ことによりp基板の電極を通じて系の外に出るためn
層(4)になんらの影響を及ぼすことがない。
ち、正孔(h)はp型基板(1)の多数キャリアである
ことによりp基板の電極を通じて系の外に出るためn
層(4)になんらの影響を及ぼすことがない。
一方、電子(e)は少数キャリアであり、一定の寿命を
持ちこの時間内はp基板1内を拡散する。
持ちこの時間内はp基板1内を拡散する。
第4図に示すように空乏層S内にはn 層からp基板I
K向って電界が生じているため、p基板内の電子が空乏
層の端に到達するとn 層に電子が注入されn 層に電
流が流れる。
K向って電界が生じているため、p基板内の電子が空乏
層の端に到達するとn 層に電子が注入されn 層に電
流が流れる。
本発明では第5図に示す構造とすることで下記のような
作用効果が生ずる。
作用効果が生ずる。
(a)p 型基板に発生した正孔はp 型基板の電板
の電極p。を通じて抜ける。
の電極p。を通じて抜ける。
山)同じく電子はn(0)埋込層2の電極Noを通じ抜
ける。
ける。
(c) n (0)埋込層に発生した正孔はp(1)層
及びp基板の電極p0を通じて抜ける。
及びp基板の電極p0を通じて抜ける。
(d)同じく電子はn(0)層の電極Noを通じて抜け
る。
る。
(e)p(11層に発生した正孔はpm層の電極p、を
通じて抜ける。
通じて抜ける。
(f)同じく電子はCN部の電極(c)及びn(0層の
電極Noを通じて抜ける。
電極Noを通じて抜ける。
上記(a)〜(f)の6つの場合のうち、従来(第4図
)では、(b) 、 (d) 、 (f)が全てノイズ
であったが、本発明(第5図)ではげ)の一部のみがノ
イズとなる。
)では、(b) 、 (d) 、 (f)が全てノイズ
であったが、本発明(第5図)ではげ)の一部のみがノ
イズとなる。
第1図は本発明の一実施例を示すものであって、トレン
チアイソレーション(U溝分離)構造をもつバイポーラ
・トランジスタの縦断面図である、同図において、1は
p 型半導体基板(下側)、2はn(0)埋込層、3は
ptl+基板(上側)、4はn 111埋込層、5はn
エピタキシャル層、6はU溝部、7はn(0)取出し
部、8はp(1)取出し部。
チアイソレーション(U溝分離)構造をもつバイポーラ
・トランジスタの縦断面図である、同図において、1は
p 型半導体基板(下側)、2はn(0)埋込層、3は
ptl+基板(上側)、4はn 111埋込層、5はn
エピタキシャル層、6はU溝部、7はn(0)取出し
部、8はp(1)取出し部。
9はCN部、10はベース0層、11はエミッタ+
n 層である。
通常のデバイス(1,5μmU溝分離又は1.0.mU
溝分離プロセスで形成されるデバイス)を対照的に示せ
ば、第14図を参照し第1図のn(0)埋込層2を存在
させることはない。
溝分離プロセスで形成されるデバイス)を対照的に示せ
ば、第14図を参照し第1図のn(0)埋込層2を存在
させることはない。
本実施例ではp−基板1をn(0)埋込層2により上側
の9層3を分離し、U溝分離6の一部を2重構造(第1
0図参照)としてn(0)埋込層2と上側のp(1i層
3から’gtiをウェハ上層部より取r)出し、p 基
板(下側)1の電極はウェハ裏面から堰り出す構造とし
ている。
の9層3を分離し、U溝分離6の一部を2重構造(第1
0図参照)としてn(0)埋込層2と上側のp(1i層
3から’gtiをウェハ上層部より取r)出し、p 基
板(下側)1の電極はウェハ裏面から堰り出す構造とし
ている。
このような構造であることにより、U溝(6)の深さが
ウェハ内で一定であってもp(11,n [0)p−
−−8ub の電極をそれぞね取り出でことができる
。
ウェハ内で一定であってもp(11,n [0)p−
−−8ub の電極をそれぞね取り出でことができる
。
第6図乃至第12図は前掲第1図で示されたバイポーラ
トランジスタの製造プロセスの工程断面図(一部平面図
)である。以下各工程にそって説明する。
トランジスタの製造プロセスの工程断面図(一部平面図
)である。以下各工程にそって説明する。
(11p 型半導体(Si)基板lの表面より深い部
分にドナ(Sb、P等)イオン打込みしてn(0)埋込
層2を形成する。こねによりp 基板は上側の部分(p
−Sub[11)と下側部分(p −5ub(0)
)とに分けらねる。なお、n 埋込層2からの電極取り
出しのためにp 基板表面の一部に洩くドナを打込んで
n 層21を形成する(第6図)。
分にドナ(Sb、P等)イオン打込みしてn(0)埋込
層2を形成する。こねによりp 基板は上側の部分(p
−Sub[11)と下側部分(p −5ub(0)
)とに分けらねる。なお、n 埋込層2からの電極取り
出しのためにp 基板表面の一部に洩くドナを打込んで
n 層21を形成する(第6図)。
n 埋込層2の形成はp −5ub(21の上にイオン
打込みした後にp −5ubfllをエピタキシャル成
長させることにより埋込むこともできる。
打込みした後にp −5ubfllをエピタキシャル成
長させることにより埋込むこともできる。
(2) コレクタ用のn 埋込層(4)を形成するた
めにp −5ub(1)の表面の一部にドナ(Sb)を
イオン打込みを行う(第7図)。
めにp −5ub(1)の表面の一部にドナ(Sb)を
イオン打込みを行う(第7図)。
(3)全面にn 不純物ドープS1をエピタキシャル成
長させn 層5を1.4μmの厚さに形成することによ
り、n 埋込層4が埋め込まれる(第8図)。
長させn 層5を1.4μmの厚さに形成することによ
り、n 埋込層4が埋め込まれる(第8図)。
(4)アクティブ領域となる部分5Aを囲みU溝分離部
6をp −5ubfllに達する深さに形成する(第9
図)。なお、n (0)埋込層2及びp −5ub(1
1からの電極取り出し部7.8はU溝分離部6を形成す
ることで形成される(第10図)。
6をp −5ubfllに達する深さに形成する(第9
図)。なお、n (0)埋込層2及びp −5ub(1
1からの電極取り出し部7.8はU溝分離部6を形成す
ることで形成される(第10図)。
このU溝分離構造は、第11図(a)〜(d)を参照し
、下記の工程に従って形成する。
、下記の工程に従って形成する。
(a)RIE法によりSi層5をエツチングしてU形溝
22を掘る− (b)酸化処理及び窒化処理を行って溝の内面に5iO
z 、 5isNa膜23を生成する。
22を掘る− (b)酸化処理及び窒化処理を行って溝の内面に5iO
z 、 5isNa膜23を生成する。
(c)溝内にポリ5i24をデポジットにより充填する
。
。
(d)ボ!JSi24f7)上面を酸化してSiO,膜
25をつくりU溝分離構造(6)を完成する。
25をつくりU溝分離構造(6)を完成する。
(5) コレクタ取出しくCN)部9のためのドナ+
(n )拡散、ベースαO)p拡散、エミッタα1)
n+拡散を行ない、同時にn(0)電極取出し部7にn
+拡散、p −Sub fil 1[極取出し部8にp
拡散を行い、第1図に示されるnpnトランジスタを完
成する。
n+拡散を行ない、同時にn(0)電極取出し部7にn
+拡散、p −Sub fil 1[極取出し部8にp
拡散を行い、第1図に示されるnpnトランジスタを完
成する。
第13図は第12図のA−A断面における不純物の度プ
ロファイルを示すものである。同図のX。
ロファイルを示すものである。同図のX。
x2 X3は各pn接合の空乏層の位置を示す。
第I5図は従来例である第14図に対応する不純物濃度
プロファイルであって、空乏層の位置をYで示す。
プロファイルであって、空乏層の位置をYで示す。
本発明によれば、下記の効果が奏せられる。すなわち、
α線により発生する電子正孔対の大部分をデバイスに影
響を与えろことなく外部に出すことが可能となり、した
がってデバイスの耐α線強度を増大し、製品の信頼度を
向上する。特に、今後メモリセルの面積が小さくなる高
速バイポーラICの開発に有効である。
α線により発生する電子正孔対の大部分をデバイスに影
響を与えろことなく外部に出すことが可能となり、した
がってデバイスの耐α線強度を増大し、製品の信頼度を
向上する。特に、今後メモリセルの面積が小さくなる高
速バイポーラICの開発に有効である。
本発明の製造方法によれば、現在のプロセスの一部を手
直し丁゛ることでデバイスの性能を大幅に向上すること
ができる。
直し丁゛ることでデバイスの性能を大幅に向上すること
ができる。
m1図は不発明の一実施例を示すし溝分離バイポーラト
ランジスタの縦断面図である。 第2図は従来構造においてα線の入射する形態を示す縦
断面図である。 第3図は本発明構造におけるα線の入射する形態を示す
縦断面図である。 第4図及び第5図は従来及び本発明構造においてα線が
直角に入る場合の形態を説明するための断面図である。 第6図乃至第9図及び第12図は本発明の一実施例を示
すU溝分離プロセスの工程断面図である。 第1θ図は第9図に対応する平面図である。 第11図(a)〜(d)はU溝分離部分のプロセスを示
す工程断面図である。 第13図は第12図におけるA−A断面の不純物濃度プ
ロファイル図である。 第14図は従来例を示すU溝分離トランジスタの縦断面
図である。 第15図は第14図におけるB−8断面図の不純物濃度
プロファイル図である。 l・・・p 基板下側部CD−8ub)、2・・・n
埋込層(n O)、3・・・p−基板上側部(り+1
1)、4・・・n 埋込/1(n)、5・・・エピタキ
シャルn層、6・・・U溝分離部、7・・・n (0)
ljA込層よりの電極取出し部、8・・・p (11
層よりの電極取出し部、9・・・コレクタ取出し部(C
N)、 11・・・エミ ツタn 層。 0・・・ペース9層、 第 図 第 図 第 図 2/ 第 図 第 図 / i / 第 図 第 図 第 ■ 図 第 図 L−β 第 図
ランジスタの縦断面図である。 第2図は従来構造においてα線の入射する形態を示す縦
断面図である。 第3図は本発明構造におけるα線の入射する形態を示す
縦断面図である。 第4図及び第5図は従来及び本発明構造においてα線が
直角に入る場合の形態を説明するための断面図である。 第6図乃至第9図及び第12図は本発明の一実施例を示
すU溝分離プロセスの工程断面図である。 第1θ図は第9図に対応する平面図である。 第11図(a)〜(d)はU溝分離部分のプロセスを示
す工程断面図である。 第13図は第12図におけるA−A断面の不純物濃度プ
ロファイル図である。 第14図は従来例を示すU溝分離トランジスタの縦断面
図である。 第15図は第14図におけるB−8断面図の不純物濃度
プロファイル図である。 l・・・p 基板下側部CD−8ub)、2・・・n
埋込層(n O)、3・・・p−基板上側部(り+1
1)、4・・・n 埋込/1(n)、5・・・エピタキ
シャルn層、6・・・U溝分離部、7・・・n (0)
ljA込層よりの電極取出し部、8・・・p (11
層よりの電極取出し部、9・・・コレクタ取出し部(C
N)、 11・・・エミ ツタn 層。 0・・・ペース9層、 第 図 第 図 第 図 2/ 第 図 第 図 / i / 第 図 第 図 第 ■ 図 第 図 L−β 第 図
Claims (1)
- 【特許請求の範囲】 1、p型半導体基板の一主面上に一つのn^+型埋込層
をコレクタとするバイポーラnpnトランジスタが形成
され、上記p型基板内に他の一つのn^+型埋込層が設
けられるとともにその端子が主面表面に取り出されてい
ることを特徴とする半導体装置。 2、上記他の一つのn^+型埋込層から主面表面に取出
される端子部はU溝分離構造により上記バイポーラnp
nトランジスタから電気的に離隔されている請求項1に
記載の半導体装置。 3、P型半導体基板表面下に不純物イオン打込みにより
第1のn^+型埋込層を形成し、上記p型基板表面に前
記n^+型埋込層に接続されない第2のn^+型埋込層
を埋め込んでその上にエピタキシャル半導体層を形成し
、このエピタキシャル半導体層表面より上記p型半導体
基板の少なくとも表面層に到達するU溝分離構造を形成
し、上記U溝分離構造に囲まれたエピタキシャル層内を
島とするnpnトランジスタを形成するとともに上記U
溝分離構造を利用してp型基板内に形成した第1のn^
+型埋込層に接続する端子部及び上記p型基板表面層に
接続する端子部を形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63154714A JPH025454A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63154714A JPH025454A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH025454A true JPH025454A (ja) | 1990-01-10 |
Family
ID=15590358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63154714A Pending JPH025454A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH025454A (ja) |
-
1988
- 1988-06-24 JP JP63154714A patent/JPH025454A/ja active Pending
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