JPS61208260A - 半導体装置 - Google Patents
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- JPS61208260A JPS61208260A JP60048290A JP4829085A JPS61208260A JP S61208260 A JPS61208260 A JP S61208260A JP 60048290 A JP60048290 A JP 60048290A JP 4829085 A JP4829085 A JP 4829085A JP S61208260 A JPS61208260 A JP S61208260A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特に耐圧の高いバイポ
ーラ・トランジスタの構造に関する。
ーラ・トランジスタの構造に関する。
半導体素子を高速化するためには、素子の微細化が必須
である。特に、縦方向の微細化（接合のシャロー化）は
、バイポーラ・トランジスタの遮断周波数ｆＴの向上の
有力な手段である。ところが、縦方向の微細化は、耐圧
を低下させるという問題を伴っていた。
である。特に、縦方向の微細化（接合のシャロー化）は
、バイポーラ・トランジスタの遮断周波数ｆＴの向上の
有力な手段である。ところが、縦方向の微細化は、耐圧
を低下させるという問題を伴っていた。
以下、第２図を用いて、従来の半導体装置について説明
する。
する。
第２図において、１はｐ型半導体基板、２はｎ＋＋込層
、３はｎ型エピタキシャル層、４，５，６はｐ型領域、
７，８，９，１０はｎ＋型領領域１１は素子分離領域を
表わす、２（エミッタ）、３ａ（エミッタ）、４（イン
ジェクタ）、５（ベース）、７（コレクタ）、８（コレ
クタ）でＩ”Ｌ回路を構成しており、２ （コレクタ）
、３ｂ （コレクタ）、６（ベース）、９ （エミッ
タ）、１０ （コレクタ電極取出し領域）でｎｐｎトラ
ンジスタを構成している。
、３はｎ型エピタキシャル層、４，５，６はｐ型領域、
７，８，９，１０はｎ＋型領領域１１は素子分離領域を
表わす、２（エミッタ）、３ａ（エミッタ）、４（イン
ジェクタ）、５（ベース）、７（コレクタ）、８（コレ
クタ）でＩ”Ｌ回路を構成しており、２ （コレクタ）
、３ｂ （コレクタ）、６（ベース）、９ （エミッ
タ）、１０ （コレクタ電極取出し領域）でｎｐｎトラ
ンジスタを構成している。
さて、Ｉ２Ｌを高速化するためには、エピタキシャル層
３ａの厚さを薄くしなければならない。
３ａの厚さを薄くしなければならない。
なぜなら、エピタキシャル層３ａの厚さが厚いと、ベー
ス５から注入されるホールが多量に蓄積され、拡散容量
が大きくなるからである。他方、エピタキシャル層３ｂ
を薄くすると、ｎｐｎトランジスタの耐圧が下がってし
まう。即ち、ベース、コレクタ接合の空乏層が、ｎ＋埋
込層２に達するため、耐圧ＢＶｃａｏが低下する。従っ
て、耐圧ＢＶＣＥＯも低下する６以上述べたようにＩ２
Ｌを高速化させることは、バイポーラ・トランジスタの
耐圧の低下を招くことになる。
ス５から注入されるホールが多量に蓄積され、拡散容量
が大きくなるからである。他方、エピタキシャル層３ｂ
を薄くすると、ｎｐｎトランジスタの耐圧が下がってし
まう。即ち、ベース、コレクタ接合の空乏層が、ｎ＋埋
込層２に達するため、耐圧ＢＶｃａｏが低下する。従っ
て、耐圧ＢＶＣＥＯも低下する６以上述べたようにＩ２
Ｌを高速化させることは、バイポーラ・トランジスタの
耐圧の低下を招くことになる。
以上の問題を解決する一手段として提案されているのが
Ｇ Ｕ Ｔ （Ｇａｔｅ Ｕｎｄｅｒｌａｉｄ Ｔｒａ
ｎｓｉｓｔｏｒ）である、ＯＵＴは１９８１年のインタ
ーナショナル・ソリッド・ステイト・サーキット・コン
ファレンス（Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ
５ｔａｔｅ Ｃ１ｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ）
で提案されたように（ＩＥＥＥ ４０〜４１頁）、ｎ＋
埋込層を省く方法である。
Ｇ Ｕ Ｔ （Ｇａｔｅ Ｕｎｄｅｒｌａｉｄ Ｔｒａ
ｎｓｉｓｔｏｒ）である、ＯＵＴは１９８１年のインタ
ーナショナル・ソリッド・ステイト・サーキット・コン
ファレンス（Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ
５ｔａｔｅ Ｃ１ｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ）
で提案されたように（ＩＥＥＥ ４０〜４１頁）、ｎ＋
埋込層を省く方法である。
第２図を用いて説明すれば、ベース層６の周辺の下には
、ｎ４埋込層を設けず、ベース層６をゲートとし、エピ
タキシャル層３ｂをチャネルとする接合電界効果トラン
ジスタを形成する方法である。
、ｎ４埋込層を設けず、ベース層６をゲートとし、エピ
タキシャル層３ｂをチャネルとする接合電界効果トラン
ジスタを形成する方法である。
この方法によれば、接合電界効果トランジスタがコレク
タと直列に設けられるため耐圧は向上するが反面、コレ
クタ直列抵抗が大きくなるという問題がある。
タと直列に設けられるため耐圧は向上するが反面、コレ
クタ直列抵抗が大きくなるという問題がある。
本発明の目的は、薄いエピタキシャル層上に形成され、
耐圧が高く、コレクタ直列抵抗の低いｎｐｎトランジス
タを提供することにある。
耐圧が高く、コレクタ直列抵抗の低いｎｐｎトランジス
タを提供することにある。
上記の問題の解決法として、ベース直下のｎ＋埋込層を
省く方法があるにの方法は既に本発明者らが出願済みの
ものである。
省く方法があるにの方法は既に本発明者らが出願済みの
ものである。
第３図（ａ）、（ｂ）はこの方法のトランジスタの平面
パターンと断面構造図である。ベース層６の直下には埋
込層がなく、ベース層６の周辺直下に埋込層２（斜線部
分）が設けられている。この埋込層２はコレクタ抵抗を
下げるためのものである。しかしながら、この方μでは
、ラッチアップを招き易いという問題がある。第３図（
ａ）、（ｂ）の構造の等価回路を同図（ｃ）に示す。本
装置では、ベース層６の直下の埋込層を省いたため、ｐ
ｎｐｈランジスタの電流増幅率β２が大きく、ｎｐｎト
ランジスタのβｎとの間にβ２×β、ｌ＞１となり得る
。さらに、基板抵抗が大きいために第３図（ｃ）の基板
端子Ｓの電位は接地電位より高くなり得る。そのため、
この装置では、コレクタ端子から入るノイズによりラッ
チアップが起きてしまうのである。
パターンと断面構造図である。ベース層６の直下には埋
込層がなく、ベース層６の周辺直下に埋込層２（斜線部
分）が設けられている。この埋込層２はコレクタ抵抗を
下げるためのものである。しかしながら、この方μでは
、ラッチアップを招き易いという問題がある。第３図（
ａ）、（ｂ）の構造の等価回路を同図（ｃ）に示す。本
装置では、ベース層６の直下の埋込層を省いたため、ｐ
ｎｐｈランジスタの電流増幅率β２が大きく、ｎｐｎト
ランジスタのβｎとの間にβ２×β、ｌ＞１となり得る
。さらに、基板抵抗が大きいために第３図（ｃ）の基板
端子Ｓの電位は接地電位より高くなり得る。そのため、
この装置では、コレクタ端子から入るノイズによりラッ
チアップが起きてしまうのである。
本発明の半導体装置では、ベース・コレクタ間の耐圧Ｂ
Ｖｃａｏを向上させるために、ベース層直下のｎ＋埋込
層を省き、さらに、コレクタ直列抵抗を低減させるため
に、ベース層周辺の少なくとも一部分の直下にｎ＋埋込
層を設けるとともに、ラッチアップを避けるために、半
導体基板もしくはコレクタの少なくとも一方と金属電極
とによって構成されるショットキーダイオードを設けた
ものである。
Ｖｃａｏを向上させるために、ベース層直下のｎ＋埋込
層を省き、さらに、コレクタ直列抵抗を低減させるため
に、ベース層周辺の少なくとも一部分の直下にｎ＋埋込
層を設けるとともに、ラッチアップを避けるために、半
導体基板もしくはコレクタの少なくとも一方と金属電極
とによって構成されるショットキーダイオードを設けた
ものである。
以下、本発明の第１の実施例を第１図により説明する。
同図の符号１〜１１は第３図の１〜１１に対応する。
本実施例では、図示のごとく、ベース層６の直下には埋
込層を設けず、６の周辺部に埋込層２を設けて、さらに
埋込層２に達する１０”ｃｍ−’以上の高濃度層１０に
よりコレクタ抵抗を下げる。
込層を設けず、６の周辺部に埋込層２を設けて、さらに
埋込層２に達する１０”ｃｍ−’以上の高濃度層１０に
よりコレクタ抵抗を下げる。
この場合ｐ型領域（エミッタ）６、ｎ型エピタキシャル
層（ベース） ３ｂ、半導体基板（コレクタ）１により
構成されるｐｎｐトランジスタによる寄生の影響を除く
ために、金属電極１３．１４と１０１’ｃｍ−３以下の
低濃度ｎ型層３ｂとによってショットキーダイオードＳ
ＢＤを形成する。これにより等価回路は同図（ｃ）のよ
うになる、同図（ｃ）の５ＢＤＩ、２はそれぞれ同図（
ｂ）の１３．１４に対応する。これらのＳＢＤの効果は
次の通りである。
層（ベース） ３ｂ、半導体基板（コレクタ）１により
構成されるｐｎｐトランジスタによる寄生の影響を除く
ために、金属電極１３．１４と１０１’ｃｍ−３以下の
低濃度ｎ型層３ｂとによってショットキーダイオードＳ
ＢＤを形成する。これにより等価回路は同図（ｃ）のよ
うになる、同図（ｃ）の５ＢＤＩ、２はそれぞれ同図（
ｂ）の１３．１４に対応する。これらのＳＢＤの効果は
次の通りである。
まず、ｎ型領域（エミッタ）９、ｐ型領域（ベース）６
、ｎ型エピタキシャル層（コレクタ） ３ｂによって構
成されるｎｐｎトランジスタが飽和したとき、ベース６
とコレクタ３ｂのｐｎ接合電圧が５ＢＤＩによりクラン
プされる。これによりベース６からコレクタ３へのホー
ルの注入、さらには基板１へのホールの注入を減少させ
ることができる。これにより、基板に流れる電流が減少
し基板電位が接地電位より上昇するのを防止できる。
、ｎ型エピタキシャル層（コレクタ） ３ｂによって構
成されるｎｐｎトランジスタが飽和したとき、ベース６
とコレクタ３ｂのｐｎ接合電圧が５ＢＤＩによりクラン
プされる。これによりベース６からコレクタ３へのホー
ルの注入、さらには基板１へのホールの注入を減少させ
ることができる。これにより、基板に流れる電流が減少
し基板電位が接地電位より上昇するのを防止できる。
従って同図（ｃ）のＳ端子の電圧が上がらないため、ラ
ッチアップを起きにくくすることができる。
ッチアップを起きにくくすることができる。
次に、５ＢＤ２の効果は、コレクタ端子に外因性の負電
圧のノイズが加わったとき、基板１とコレクタ３ｂのｐ
ｎ接合が深く順バイアスされるのを防ぐことである。そ
のため、ｐ層領域６、ｎ型エピタキシャル層３．基板１
によって構成される寄生のＰｎＰトランジスタ動作を避
けることが可能となり、ラッチアップを防止することが
できる。
圧のノイズが加わったとき、基板１とコレクタ３ｂのｐ
ｎ接合が深く順バイアスされるのを防ぐことである。そ
のため、ｐ層領域６、ｎ型エピタキシャル層３．基板１
によって構成される寄生のＰｎＰトランジスタ動作を避
けることが可能となり、ラッチアップを防止することが
できる。
なお、本実施例によれば、従来のプロセス工程を全く変
更することなく、マスクパターンを変更するだけで本発
明を実施することができる。
更することなく、マスクパターンを変更するだけで本発
明を実施することができる。
次に１本発明の第２の実施例を第４図により説明する。
同図の符号１〜１１は第３図の１〜１１に対応する。さ
らに、金属電極１３とｎ型領域とによってショットキー
ダイオード５ＢＤＩを形成する点は第１図に示した第１
の実施例と同じである。本実施例では、基板１とコレク
タ３との間にショットキーダイオード５ＢＤ２を形成す
るために、不純物濃度が１０１７ｃｎ＋−３以下のｐ型
低濃度層１５を設ける。ｐ型層１５と金属電極１６との
間には、１５がアノード、１６がカソードとなる５ＢＤ
２が形成される。
らに、金属電極１３とｎ型領域とによってショットキー
ダイオード５ＢＤＩを形成する点は第１図に示した第１
の実施例と同じである。本実施例では、基板１とコレク
タ３との間にショットキーダイオード５ＢＤ２を形成す
るために、不純物濃度が１０１７ｃｎ＋−３以下のｐ型
低濃度層１５を設ける。ｐ型層１５と金属電極１６との
間には、１５がアノード、１６がカソードとなる５ＢＤ
２が形成される。
領域１５はＰ型領域１１を通じて基板１へ導通させる。
本実施例では、電極１６がコレクタ電極と兼用できるの
で新らしく電極を追加しなくて済むので、配線の自由度
の点で有利である。
で新らしく電極を追加しなくて済むので、配線の自由度
の点で有利である。
次に、本発明の第３の実施例を第５図により説明する。
同図の符号１〜１４は第１図の１〜１４に対応する０本
実施例では、ベース層６の直下に不純物濃度が１０”ｃ
ｍ−’以下のｎ型領域１７を追加する。
実施例では、ベース層６の直下に不純物濃度が１０”ｃ
ｍ−’以下のｎ型領域１７を追加する。
領域１７の最高不純物濃度を領域２の最高不純物濃度（
１０”ｃ＋ｓ−”以上）より低くすることにより、耐圧
を確保する。領域１７はコレクタの直列抵抗を減少させ
る点で効果がある。なお、領域１７の不純物濃度は、所
望の耐圧を満たす限りにおいて、高くすることが可能で
ある。
１０”ｃ＋ｓ−”以上）より低くすることにより、耐圧
を確保する。領域１７はコレクタの直列抵抗を減少させ
る点で効果がある。なお、領域１７の不純物濃度は、所
望の耐圧を満たす限りにおいて、高くすることが可能で
ある。
次に、本発明の第４の実施例を第６図により説明する。
同図の符号１〜１４は第２図の１〜１１及び第１図の１
３．１４に対応する１本実施例は、同一基板１上に、Ｉ
”Ｌ （３，４，５，７，８） 、通常のｎｐｎトラン
ジスタ（３，６，９）及び本発明の素子を同時に設ける
ものである。本実施例では、エピタキシャル層３の厚さ
を薄くして、Ｉ”Ｌの動作速度を速くでき、さらに、耐
圧の高くない通常のｎｐｎトランジスタと、耐圧の高い
ｎｐｎトランジスタとを共存させることができる。なお
、本実施例も、従来のバイポーラ・プロセスによって実
施することが可能であり、利点が非常に大きい。
３．１４に対応する１本実施例は、同一基板１上に、Ｉ
”Ｌ （３，４，５，７，８） 、通常のｎｐｎトラン
ジスタ（３，６，９）及び本発明の素子を同時に設ける
ものである。本実施例では、エピタキシャル層３の厚さ
を薄くして、Ｉ”Ｌの動作速度を速くでき、さらに、耐
圧の高くない通常のｎｐｎトランジスタと、耐圧の高い
ｎｐｎトランジスタとを共存させることができる。なお
、本実施例も、従来のバイポーラ・プロセスによって実
施することが可能であり、利点が非常に大きい。
次に、本発明の第５の実施例を第７図により説明する。
本実施例は、本発明を次に述べるような装置に適用した
ものである。すなわち、この装置は、第１導電型の半導
体基板１上に形成した第２導電型の第１領域３を溝と溝
の下に設けた第１導電型の第２領域１１とを用いて分離
し２分離された島の少なくとも１つの島にリニア素子を
形成し。
ものである。すなわち、この装置は、第１導電型の半導
体基板１上に形成した第２導電型の第１領域３を溝と溝
の下に設けた第１導電型の第２領域１１とを用いて分離
し２分離された島の少なくとも１つの島にリニア素子を
形成し。
溝だけで区分した少なくとも１つの島にはＩ”Ｌ素子を
形成する構造を有する。第７図の符号１〜１４は第６図
の１〜１４と対応する。
形成する構造を有する。第７図の符号１〜１４は第６図
の１〜１４と対応する。
この装置は、図示の如く、エツチング溝による素子分離
により高集積化を行ない、さらに、Ｉ”Ｌ部のエピタキ
シャル層を通常のｎｐｎトランジス ゛り部のエピタキ
シャル層より薄くすることにより、ｎＰｎトランジスタ
の耐圧を低下させることなくＩ”Ｌを高速化したもので
あり、高集積・高速のＩ”Ｌディジタル回路と比較的耐
圧の高いアナログ回路を共存させるＬＳＩに好適である
。本実施例は、そのようなＬＳＩの入出力トランジスタ
の耐圧を５０ｖ以上にすることができ、ＬＳＩの適用範
囲を格段に拡大することを可能にする６本実施
例では、ｎｐｎトランジスタのコレクタ電極を素子分離
溝の下から取出すことができるので、第４の実施例の有
する効果に加えて、さらにコレクタの直列抵抗を小さく
できるという利点を有する。
により高集積化を行ない、さらに、Ｉ”Ｌ部のエピタキ
シャル層を通常のｎｐｎトランジス ゛り部のエピタキ
シャル層より薄くすることにより、ｎＰｎトランジスタ
の耐圧を低下させることなくＩ”Ｌを高速化したもので
あり、高集積・高速のＩ”Ｌディジタル回路と比較的耐
圧の高いアナログ回路を共存させるＬＳＩに好適である
。本実施例は、そのようなＬＳＩの入出力トランジスタ
の耐圧を５０ｖ以上にすることができ、ＬＳＩの適用範
囲を格段に拡大することを可能にする６本実施
例では、ｎｐｎトランジスタのコレクタ電極を素子分離
溝の下から取出すことができるので、第４の実施例の有
する効果に加えて、さらにコレクタの直列抵抗を小さく
できるという利点を有する。
さらに、第３の実施例と同様に、高耐圧トランジスタに
ｎ型領域１７を追加することにより、コレクタ抵抗を減
少することができる。また、領域１７と同時にＩ”Ｌ部
分にもｎ型領域１８を設けることができる。領域１８の
不純物濃度をｎ型領域３の不純物濃度より高くする（例
えば１０”ｃ＋ａ−”以下程度）ことにより、Ｉ”Ｌの
エミッタに蓄積されるホールが減少するので、Ｉ”Ｌの
高速化を図ることが可能である。さらに、領域１８は４
，３，５で構成されるラテラルｐｎｐトランジスタのベ
ース領域の不純物濃度を高くすることにもなるので、領
域５からインジェクタ４へのホール注入（インジェクタ
への戻り電流）を減少することができ、Ｉ”Ｌの電流増
幅率βを向上でき、製造余裕が増大するという大きな利
点を派生する。なお、第７図では。
ｎ型領域１７を追加することにより、コレクタ抵抗を減
少することができる。また、領域１７と同時にＩ”Ｌ部
分にもｎ型領域１８を設けることができる。領域１８の
不純物濃度をｎ型領域３の不純物濃度より高くする（例
えば１０”ｃ＋ａ−”以下程度）ことにより、Ｉ”Ｌの
エミッタに蓄積されるホールが減少するので、Ｉ”Ｌの
高速化を図ることが可能である。さらに、領域１８は４
，３，５で構成されるラテラルｐｎｐトランジスタのベ
ース領域の不純物濃度を高くすることにもなるので、領
域５からインジェクタ４へのホール注入（インジェクタ
への戻り電流）を減少することができ、Ｉ”Ｌの電流増
幅率βを向上でき、製造余裕が増大するという大きな利
点を派生する。なお、第７図では。
領域１７．１８が領域３の途中まで上方向拡散された図
を示しであるが、領域１７．１８の上方向拡散が表面に
まで及んでいても何ら問題はない、なお１通常のｎｐｎ
トランジスタ部（９，６，３）には耐圧確保のために、
領域１７と同じようなｎ型領域を設けない方が望ましい
。
を示しであるが、領域１７．１８の上方向拡散が表面に
まで及んでいても何ら問題はない、なお１通常のｎｐｎ
トランジスタ部（９，６，３）には耐圧確保のために、
領域１７と同じようなｎ型領域を設けない方が望ましい
。
本発明の効果は、第１に、薄いエピタキシャル層上に高
耐圧のトランジスタが形成できることである。エピタキ
シャル層の厚さが１．７＃ｆｆｌでＢＶ（：Ｅ。
耐圧のトランジスタが形成できることである。エピタキ
シャル層の厚さが１．７＃ｆｆｌでＢＶ（：Ｅ。
を７０Ｖ以上にすることができた。第２に、ｎｐｎトラ
ンジスタのベース層直下の高濃度埋込領域を省いたにも
かかわらず、コレクタ抵抗の増大を防止したことである
。第３に、ショットキーダイオードを付加することによ
り、ラッチアップを防止した点である。
ンジスタのベース層直下の高濃度埋込領域を省いたにも
かかわらず、コレクタ抵抗の増大を防止したことである
。第３に、ショットキーダイオードを付加することによ
り、ラッチアップを防止した点である。
第１図（ａ）は第１の実施例の平面図、第１図（ｂ）は
第１図（ａ）のＡ−Ｂ断面図、第１図（ｃ）はその等価
回路図、第２図は従来構造の断面図、第３図（ａ）は本
発明の詳細な説明するために用いる平面図、第３図（ｂ
）は第３図（ａ）のＡ−Ｂ断面図、第３図（ｃ）はその
等価回路、第４図（ａ）は第２の実施例の平面図、第４
図（ｂ）は第４図（ａ）のＡ−Ｂ断面図、第５図は第３
の実施例の断面図、第６図は第４の実施例の断面図、第
７図は第５の実施例の断面図である。 １・・・Ｐ型半導体基板 ２・・・ｎ＋埋込層 ３、３ａ、 ３ｂ・・・ｎ型エピタキシャル層４．５，
６・・・ｎ型領域 ７．８，９．１０−ｎ型領域 １１・・・分離用ｎ型領域 １３、１４．１６・・・ショットキーダイオード形成用
金属電極 １５・・・ｎ型領域 １７、１８・・・ｎ型領域
第１図（ａ）のＡ−Ｂ断面図、第１図（ｃ）はその等価
回路図、第２図は従来構造の断面図、第３図（ａ）は本
発明の詳細な説明するために用いる平面図、第３図（ｂ
）は第３図（ａ）のＡ−Ｂ断面図、第３図（ｃ）はその
等価回路、第４図（ａ）は第２の実施例の平面図、第４
図（ｂ）は第４図（ａ）のＡ−Ｂ断面図、第５図は第３
の実施例の断面図、第６図は第４の実施例の断面図、第
７図は第５の実施例の断面図である。 １・・・Ｐ型半導体基板 ２・・・ｎ＋埋込層 ３、３ａ、 ３ｂ・・・ｎ型エピタキシャル層４．５，
６・・・ｎ型領域 ７．８，９．１０−ｎ型領域 １１・・・分離用ｎ型領域 １３、１４．１６・・・ショットキーダイオード形成用
金属電極 １５・・・ｎ型領域 １７、１８・・・ｎ型領域
Claims (2)
- （１）第１導電型の半導体基板上に、上記第１導電型と
は逆の第２導電型の第１領域を有し、該第１領域内に第
１導電型の第２領域を有し、該第２領域内に第２導電型
の第３領域を有する半導体装置において、上記第２領域
の直下には高濃度の第２導電型の領域を設けず、上記第
２領域の周辺の少なくとも一部の直下に高濃度の第２導
電型の第４領域を設け、かつ上記半導体基板もしくは上
記第１領域の少なくとも一方と金属電極とによって構成
されるショットキーダイオードを設けたことを特徴とす
る半導体装置。 - （２）特許請求の範囲第１項記載の半導体装置において
、上記第２領域の直下に上記第４領域より低不純物濃度
の第２導電型の第５領域を設けたことを特徴とする半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048290A JPS61208260A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置 |
| KR1019860000889A KR860007749A (ko) | 1985-03-13 | 1986-02-08 | Sbd를 가진 고내압 바이포라 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048290A JPS61208260A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208260A true JPS61208260A (ja) | 1986-09-16 |
Family
ID=12799305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048290A Pending JPS61208260A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS61208260A (ja) |
| KR (1) | KR860007749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216802A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
-
1985
- 1985-03-13 JP JP60048290A patent/JPS61208260A/ja active Pending
-
1986
- 1986-02-08 KR KR1019860000889A patent/KR860007749A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216802A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR860007749A (ko) | 1986-10-17 |
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