JPS63244876A - 相補型ｍｉｓ半導体装置及びその製造方法 - Google Patents
相補型ｍｉｓ半導体装置及びその製造方法Info
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- JPS63244876A JPS63244876A JP62079151A JP7915187A JPS63244876A JP S63244876 A JPS63244876 A JP S63244876A JP 62079151 A JP62079151 A JP 62079151A JP 7915187 A JP7915187 A JP 7915187A JP S63244876 A JPS63244876 A JP S63244876A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は相補型ＭＩＳ半導体装置及びその製造方法に関
する。
する。
（従来の技術）
相補型ＭＩＳ半導体装置は消費電力が少ない等の種々の
利点を有するため、集積回路に広く用いられているが、
寄生サイリスク動作の問題、即ち、ラッチアップ現象の
発生という聞届を有している。
利点を有するため、集積回路に広く用いられているが、
寄生サイリスク動作の問題、即ち、ラッチアップ現象の
発生という聞届を有している。
以下、従来の相補型ＭＩＳ半導体装置の構造及びラッチ
アップ現象の発生について説明する。
アップ現象の発生について説明する。
第７図には、従来の相補型ＭＩＳ半導体装置の一例が示
されている。この図において、第１導電型（Ｎ型）の半
導体基板１の表面側の一部には第２導電型ウェル（Ｐウ
ェル）２が設けられている。
されている。この図において、第１導電型（Ｎ型）の半
導体基板１の表面側の一部には第２導電型ウェル（Ｐウ
ェル）２が設けられている。
半導体基板〕の表面には素子間分離酸化物層３が形成さ
れるでいるとともに、Ｐチャンネルの第１トランジスタ
Ｔ１が形成され、Ｐウェル２にはＮチャンネルの第２ト
ランジスタＴ２が各々形成されている。これら第１及び
第２のトランジスタＴ１及びＴ２は各々、ソース／ドレ
イン領域Ｓ／Ｄ１及びＳ／Ｄ２、ゲート絶縁層１１及び
Ｉ２上のゲートＧ１及びＧ２から構成され、ゲートＧ１
及びＧ２には図示しない回路によりゲート信号が同時に
印加されるようになっている。
れるでいるとともに、Ｐチャンネルの第１トランジスタ
Ｔ１が形成され、Ｐウェル２にはＮチャンネルの第２ト
ランジスタＴ２が各々形成されている。これら第１及び
第２のトランジスタＴ１及びＴ２は各々、ソース／ドレ
イン領域Ｓ／Ｄ１及びＳ／Ｄ２、ゲート絶縁層１１及び
Ｉ２上のゲートＧ１及びＧ２から構成され、ゲートＧ１
及びＧ２には図示しない回路によりゲート信号が同時に
印加されるようになっている。
このような相補型ＭＩＳ半導体装置においては、■Ｐ型
のソース／ドレイン領域Ｓ／Ｄ１、■Ｎ型の半導体基板
、■Ｐウェル２、■Ｎ型のソース／ドレイン領域Ｓ／Ｄ
２がＰＮＰＮ接合を形成するため、寄生サイリスク構造
を構成することとなる。
のソース／ドレイン領域Ｓ／Ｄ１、■Ｎ型の半導体基板
、■Ｐウェル２、■Ｎ型のソース／ドレイン領域Ｓ／Ｄ
２がＰＮＰＮ接合を形成するため、寄生サイリスク構造
を構成することとなる。
このため、ある電流値を越えるとこの寄生サイリスタが
オン状態になって大電流が流れ続けて止まらなくなって
しまう。これがラッチアップ現象の発生である。
オン状態になって大電流が流れ続けて止まらなくなって
しまう。これがラッチアップ現象の発生である。
第８図には、寄生サイリスタの等価回路が示されている
。ここで、半導体基板１が電源電圧＋■ に、Ｐウェル
２が接地電圧に接続されていＣ るものとする。ＮＰＮ）ランジスタＴ１１、ＰＮＰ ト
ランジスタＴ１２、抵抗Ｒ抵抗５ｕｂｌゝ Ｒが正帰還ループを構成している。通常のｗｅ！１１ 構造ではループ利得はｌより大きいため、電源電圧の急
激な変動、外部から印加されるノイズ、トランジスタＴ
１、Ｔ２が発生する基板電流等の原因によってＮＰＮト
ランジスタＴ１１またはＰＮＰトランジスタＴ１２の一
方がターンオンすると他方もターンオンし、電源電圧＋
Ｖ と接地電圧Ｃ との間に大電流が流れ、この大電流が電源を切断しない
限り流れ続ける。即ち、前述のラッチアップ現象が発生
してしまうわけである。
。ここで、半導体基板１が電源電圧＋■ に、Ｐウェル
２が接地電圧に接続されていＣ るものとする。ＮＰＮ）ランジスタＴ１１、ＰＮＰ ト
ランジスタＴ１２、抵抗Ｒ抵抗５ｕｂｌゝ Ｒが正帰還ループを構成している。通常のｗｅ！１１ 構造ではループ利得はｌより大きいため、電源電圧の急
激な変動、外部から印加されるノイズ、トランジスタＴ
１、Ｔ２が発生する基板電流等の原因によってＮＰＮト
ランジスタＴ１１またはＰＮＰトランジスタＴ１２の一
方がターンオンすると他方もターンオンし、電源電圧＋
Ｖ と接地電圧Ｃ との間に大電流が流れ、この大電流が電源を切断しない
限り流れ続ける。即ち、前述のラッチアップ現象が発生
してしまうわけである。
（発明が解決しようとする問題点）
ところで、従来は、このようなラッチアップ現象の発生
を阻止するため、抵抗Ｒ抵抗 ５ｕｂｌゝ Ｒの抵抗値を一定値以上にして正帰還ルーＶＱＩ＋１ ブのループ利得の値が一定値を越えないようにしていた
。そのため、第７図中の距ＭＬ１、Ｌ２の最小値に限界
を設けていたが、このようなことは、近年における集積
回路の微細化の要請に反するものであった。
を阻止するため、抵抗Ｒ抵抗 ５ｕｂｌゝ Ｒの抵抗値を一定値以上にして正帰還ルーＶＱＩ＋１ ブのループ利得の値が一定値を越えないようにしていた
。そのため、第７図中の距ＭＬ１、Ｌ２の最小値に限界
を設けていたが、このようなことは、近年における集積
回路の微細化の要請に反するものであった。
本発明は、上記事情を考慮してなされたものであり、ラ
ッチアップ現象の発生を阻止しながら、微細化にも適し
た構造の相捕型ＭＩＳ半導体装置及びその製造方法を提
供するこを目的とする。
ッチアップ現象の発生を阻止しながら、微細化にも適し
た構造の相捕型ＭＩＳ半導体装置及びその製造方法を提
供するこを目的とする。
（問題点を解決するための手段）
上記目的は、第１導電型の半導体基板表面の一部に第２
導電型ウェルが設けられ、第２導電型ウェルに隣接する
半導体基板の第１導電型領域表面には第２．導電型チャ
ンネルの第１のトランジスタが又第２導電型ウェル表面
には第１導［型チャンネルの第２のトランジスタが各々
形成され、これら第１及び第２のトランジスタの各ゲー
トが共通接続されている相補型ＭＩＳ半導体装置におい
て、第２導電型ウェルの底部の半導体基板との接合部に
は第１導電型の水平高濃度拡散層が形成され、第２導電
型ウェル内の所定位置には第１導電型の垂直高濃度拡散
層が第２導電型ウェルの表面から第１導電型の水平高濃
度拡散層に達するよう形成されており、これら第１導電
型の水平及び垂直高濃度拡散層と第２導ｍ型ウェルとの
接合部は逆方向バイアスされていることを特徴とする相
補型ＭＩｓ半導体装置によって達成される。
導電型ウェルが設けられ、第２導電型ウェルに隣接する
半導体基板の第１導電型領域表面には第２．導電型チャ
ンネルの第１のトランジスタが又第２導電型ウェル表面
には第１導［型チャンネルの第２のトランジスタが各々
形成され、これら第１及び第２のトランジスタの各ゲー
トが共通接続されている相補型ＭＩＳ半導体装置におい
て、第２導電型ウェルの底部の半導体基板との接合部に
は第１導電型の水平高濃度拡散層が形成され、第２導電
型ウェル内の所定位置には第１導電型の垂直高濃度拡散
層が第２導電型ウェルの表面から第１導電型の水平高濃
度拡散層に達するよう形成されており、これら第１導電
型の水平及び垂直高濃度拡散層と第２導ｍ型ウェルとの
接合部は逆方向バイアスされていることを特徴とする相
補型ＭＩｓ半導体装置によって達成される。
また、上記目的は、第１導電型の半導体基板上に第１の
領域に第１導電型の水平高濃度拡散層を形成する第１の
工程と、第１導電型の゛半導体基板上の第１の領域及び
第１の領域に隣接する第２の領域上に第１導電型のエピ
タキシャル層を形成する第２の工程と、第１導電型のエ
ピタキシャル層内の第１の領域に第２導電型ウェルを形
成する第３の工程と、第２導電型ウェル内の所定位置に
第２導ｆｊｓ型ウェルの表面から第１導電型の水平高濃
度拡散層に達するように第１導電型の垂直高濃度拡散層
を形成する第４の工程と、第１導電型の半導体基板の第
２の領域に第２導電型チャンネルの第１のトランジスタ
を形成し、第２導電型ウェル表面に第１導電型チャンネ
ルの第２のトランジスタを形成する第５の工程とを有す
ることを特徴とする相補型ＭＩＳ半導体装置の製造方法
によって達成される。
領域に第１導電型の水平高濃度拡散層を形成する第１の
工程と、第１導電型の゛半導体基板上の第１の領域及び
第１の領域に隣接する第２の領域上に第１導電型のエピ
タキシャル層を形成する第２の工程と、第１導電型のエ
ピタキシャル層内の第１の領域に第２導電型ウェルを形
成する第３の工程と、第２導電型ウェル内の所定位置に
第２導ｆｊｓ型ウェルの表面から第１導電型の水平高濃
度拡散層に達するように第１導電型の垂直高濃度拡散層
を形成する第４の工程と、第１導電型の半導体基板の第
２の領域に第２導電型チャンネルの第１のトランジスタ
を形成し、第２導電型ウェル表面に第１導電型チャンネ
ルの第２のトランジスタを形成する第５の工程とを有す
ることを特徴とする相補型ＭＩＳ半導体装置の製造方法
によって達成される。
（作 用）
このように構成された本発明においては、■第２導電型
ウェル中の第２トランジスタの第１導電型のソース／ド
レイン領域をエミッタとし、■第２導電型ウェルをベー
スとし、■第１導電型の水平及び垂直高濃度拡散層及び
コレクタとする寄生バイポーラトランジスタが構成され
るが、第２導電型ウェルの底部の広い領域を占める垂直
高濃度拡散層がほとんどのベース少数キャリアを吸収し
、垂直高濃度拡散層をコクレタとするこの寄生バイポー
ラトランジスタは正帰還ループを構成しないため、ラッ
チアップが起こり難い。
ウェル中の第２トランジスタの第１導電型のソース／ド
レイン領域をエミッタとし、■第２導電型ウェルをベー
スとし、■第１導電型の水平及び垂直高濃度拡散層及び
コレクタとする寄生バイポーラトランジスタが構成され
るが、第２導電型ウェルの底部の広い領域を占める垂直
高濃度拡散層がほとんどのベース少数キャリアを吸収し
、垂直高濃度拡散層をコクレタとするこの寄生バイポー
ラトランジスタは正帰還ループを構成しないため、ラッ
チアップが起こり難い。
（実施例）
以下、本発明を図示する実施例に基づいて詳述するが、
前記従来構造と同一または近似する部分は同一の符号を
付して説明を省略または簡略にする。
前記従来構造と同一または近似する部分は同一の符号を
付して説明を省略または簡略にする。
第１図には本発明の第１の実施例による相補型ＭＩＳ半
導体装置が示されている。本実施例が従来の構造と異な
る点は、第２導電型ウェル（Ｐウェル）２の底部の半導
体基板１との接合部に第１導電型（Ｎ型）の水平高濃度
拡散層４が形成されるとともに、第２トランジスタＴ２
を挟んで第１導電型領域５と第２導電型ウェル（Ｐウェ
ル）２との垂直接合部と反対側の第２導電型ウェル（Ｐ
ウェル）２内の所定位置に第１導電型（Ｎ型）の垂直高
濃度拡散層６が第２導電型ウェル（Ｐウェル）２の表面
から第１導電型（Ｎ型）の水平高濃度拡散層５に達する
よう形成されていることである。また、これら第１導電
型（Ｎ型）の水平及び垂直高濃度拡散層４及び６と第２
導電型ウェル（Ｐウェル）２との接合部は図示しない回
路により逆方向バイアスされている。
導体装置が示されている。本実施例が従来の構造と異な
る点は、第２導電型ウェル（Ｐウェル）２の底部の半導
体基板１との接合部に第１導電型（Ｎ型）の水平高濃度
拡散層４が形成されるとともに、第２トランジスタＴ２
を挟んで第１導電型領域５と第２導電型ウェル（Ｐウェ
ル）２との垂直接合部と反対側の第２導電型ウェル（Ｐ
ウェル）２内の所定位置に第１導電型（Ｎ型）の垂直高
濃度拡散層６が第２導電型ウェル（Ｐウェル）２の表面
から第１導電型（Ｎ型）の水平高濃度拡散層５に達する
よう形成されていることである。また、これら第１導電
型（Ｎ型）の水平及び垂直高濃度拡散層４及び６と第２
導電型ウェル（Ｐウェル）２との接合部は図示しない回
路により逆方向バイアスされている。
第２図には本実施例の等価回路が示されている。
同図において、ＮＰＮトランジスタ７１３は第２導電型
ウェル（Ｐウェル）２中の第２トランジスタＴ２の第１
導電型（Ｎ型）のソース／ドレイン領域Ｓ／Ｄ２をエミ
ッタとし、第２導電型ウェル（Ｐウェル）２をベースと
し、第１導電型（Ｎ型）の水平及び垂直高濃度拡散層４
及び６をコレクタとする寄生バイポーラトランジスタで
ある。ところで、第１図に示されるように、ＮＰＮ ）
ランジスタＴ１１のベースである第２導電型ウェル（Ｐ
ウェル）２の底部のほぼ全域が水平高濃度拡散層４であ
るため、第２導電型ウェル（Ｐウェル）２に注入された
少数キャリアのほとんどが水平高濃度拡散層４に吸収さ
れる。即ち、第２図の回路において、ＮＰＮトランジス
タＴ１１のコレクタ電流に比べてＮＰＮ）ランジスタＴ
１３のコレクタ電流の方が遥かに大きくなる。しかも、
このＮＰＮトランジスタ７１３は正帰還ループを構成す
るわけではないので、結局、ラッチアップには至らない
。
ウェル（Ｐウェル）２中の第２トランジスタＴ２の第１
導電型（Ｎ型）のソース／ドレイン領域Ｓ／Ｄ２をエミ
ッタとし、第２導電型ウェル（Ｐウェル）２をベースと
し、第１導電型（Ｎ型）の水平及び垂直高濃度拡散層４
及び６をコレクタとする寄生バイポーラトランジスタで
ある。ところで、第１図に示されるように、ＮＰＮ ）
ランジスタＴ１１のベースである第２導電型ウェル（Ｐ
ウェル）２の底部のほぼ全域が水平高濃度拡散層４であ
るため、第２導電型ウェル（Ｐウェル）２に注入された
少数キャリアのほとんどが水平高濃度拡散層４に吸収さ
れる。即ち、第２図の回路において、ＮＰＮトランジス
タＴ１１のコレクタ電流に比べてＮＰＮ）ランジスタＴ
１３のコレクタ電流の方が遥かに大きくなる。しかも、
このＮＰＮトランジスタ７１３は正帰還ループを構成す
るわけではないので、結局、ラッチアップには至らない
。
このような本実施例によれば、抵抗Ｒをｅｌｌｌ
従来より小さくしてもラッチアップが発生しないため、
ラッチアップの発生を抑制しながら、第１図中の距ＭＬ
１を従来よりも小さくできるという効果がある。例えば
、従来構造においてはＬｌの最小寸法が３．０μｍであ
るときに、本実施例におけるＬｌの最小寸法２．０μｍ
とすることが出来る。
ラッチアップの発生を抑制しながら、第１図中の距ＭＬ
１を従来よりも小さくできるという効果がある。例えば
、従来構造においてはＬｌの最小寸法が３．０μｍであ
るときに、本実施例におけるＬｌの最小寸法２．０μｍ
とすることが出来る。
第３図（Ａ）乃至（Ｅ）に本発明の第１の実施例による
半導体装置の相補型ＭＩＳ半導体装置の製造方法を示す
。
半導体装置の相補型ＭＩＳ半導体装置の製造方法を示す
。
先ず、第３図（Ａ）に示されるように、第１導電型（Ｎ
型）の半導体基板１の表面側の一部に第１導電型（Ｎ型
）の水平高濃度拡散層４を形成する。半導体基板１には
ドナー濃度が ５ Ｘ １０１５ａａ−３のシリコンウェーハを用い、
水平高濃度拡散層４は拡散後の表面濃度が Ｉ Ｘ １０ ”ｃｓ−３を越えるようにした。
型）の半導体基板１の表面側の一部に第１導電型（Ｎ型
）の水平高濃度拡散層４を形成する。半導体基板１には
ドナー濃度が ５ Ｘ １０１５ａａ−３のシリコンウェーハを用い、
水平高濃度拡散層４は拡散後の表面濃度が Ｉ Ｘ １０ ”ｃｓ−３を越えるようにした。
この後、第３図（Ｂ）に示されるように、気相エピタキ
シャル成長法により４μｍの第１導電型（Ｎ型）のエピ
タキシャル層７を形成した。次いで、第３図（Ｃ，）に
示されるように、水平高濃度拡散層４の上に第２導電型
ウェル（Ｐウェル）２を形成した。第２導電型ウェル（
Ｐウェル）２の形成に際しては、拡散後に、水平高濃度
拡散層４に達するように拡散深さを設定する。
シャル成長法により４μｍの第１導電型（Ｎ型）のエピ
タキシャル層７を形成した。次いで、第３図（Ｃ，）に
示されるように、水平高濃度拡散層４の上に第２導電型
ウェル（Ｐウェル）２を形成した。第２導電型ウェル（
Ｐウェル）２の形成に際しては、拡散後に、水平高濃度
拡散層４に達するように拡散深さを設定する。
更に、第３図（Ｄ）に示されるように、素子間分離酸化
物層３を公知の選択酸化法によって形成し、垂直高濃度
拡散層６を水平高濃度拡散層４に達するように拡散した
。この後は、第３図（Ｅ）に示されるように、公知の相
補型ＭＩＳ半導体装置の製造プロセスに従って、トラン
ジスタＴ１及びＴ２を形成した。
物層３を公知の選択酸化法によって形成し、垂直高濃度
拡散層６を水平高濃度拡散層４に達するように拡散した
。この後は、第３図（Ｅ）に示されるように、公知の相
補型ＭＩＳ半導体装置の製造プロセスに従って、トラン
ジスタＴ１及びＴ２を形成した。
第４図には本発明の第２の実施例による相補型ＭＩＳ半
導体装置が示されている。本実施例が第１の実施例と異
なる点は、第２導電型ウェル（Ｐウェル）２と隣接して
第１導電型ウェル（Ｎウェル）５が形成され、この第１
導電型ウェル（Ｎウェル）５の所定の深さ位置に第２導
電型（Ｐ型）の水平高濃度拡散層１４が形成されている
とともに、第１トランジスタＴ１を挟んでＮウェル５と
Ｐウェル２との垂直接合部と反対側のＮウェル５内の所
定位置に第２導電型（ＰＵｌ）の垂直高濃度拡散層１６
がＮウェル５の表面から前記第２導電型（Ｎ型）の水平
高濃度拡散層１４に達するように形成されていることで
ある。なお、これらの水平及び垂直高濃度拡散層１４及
び１６とＮウェル５との接合部は図示しない回路により
逆方向バイアスされている。
導体装置が示されている。本実施例が第１の実施例と異
なる点は、第２導電型ウェル（Ｐウェル）２と隣接して
第１導電型ウェル（Ｎウェル）５が形成され、この第１
導電型ウェル（Ｎウェル）５の所定の深さ位置に第２導
電型（Ｐ型）の水平高濃度拡散層１４が形成されている
とともに、第１トランジスタＴ１を挟んでＮウェル５と
Ｐウェル２との垂直接合部と反対側のＮウェル５内の所
定位置に第２導電型（ＰＵｌ）の垂直高濃度拡散層１６
がＮウェル５の表面から前記第２導電型（Ｎ型）の水平
高濃度拡散層１４に達するように形成されていることで
ある。なお、これらの水平及び垂直高濃度拡散層１４及
び１６とＮウェル５との接合部は図示しない回路により
逆方向バイアスされている。
このように本実施例によれば、第１の実施例よりも更に
耐ラツチアツプ効果が大きくなる。
耐ラツチアツプ効果が大きくなる。
第５図には本発明の第３の実施例による半導体装置が示
されている。第３の実施例が第１の実施例と異なる点は
、第１導電型（Ｎ型）領域５の所定の深さ位置にも第１
導電型（Ｎ型）の水平高濃度拡散層３１が形成されてい
ることである。
されている。第３の実施例が第１の実施例と異なる点は
、第１導電型（Ｎ型）領域５の所定の深さ位置にも第１
導電型（Ｎ型）の水平高濃度拡散層３１が形成されてい
ることである。
このような第３の実施例によれば、水平高濃度拡散層３
１が設けられているため、第２図の回路中の抵抗Ｒｓｕ
ｂ２の値が小さくなっている。このため、ＰＮＰトラン
ジスタＴ１２のベース電位は＋Ｖ レベルで安定し、こ
れにより耐ラツチアツプｅ 性がさらに向上するという効果がある。
１が設けられているため、第２図の回路中の抵抗Ｒｓｕ
ｂ２の値が小さくなっている。このため、ＰＮＰトラン
ジスタＴ１２のベース電位は＋Ｖ レベルで安定し、こ
れにより耐ラツチアツプｅ 性がさらに向上するという効果がある。
第６図（Ａ）乃至（Ｅ）に本発明の第３の実施例による
相補型ＭＩＳ半導体装置の製造方法を示す。
相補型ＭＩＳ半導体装置の製造方法を示す。
先ず、第６図（Ａ）に示されるように、Ｎ型（第１導電
型）の半導体基板１の表面側の所定部分に第１導電型（
Ｎ型）の水平高濃度拡散層４及び３１を形成し、第６図
（Ｂ）に示されるように、気相エピタキシャル成長法に
より第１導電型（Ｎ型）のエピタキシャル層７を形成し
、第６図（Ｃ）に示されるように、水平高濃度拡散層４
の上に第２導電型ウェル（Ｐウェル）２を形成した。次
に、第６図（Ｄ）に示されるように、素子間分離酸化物
層３を公知の選択酸化法によって形成し、垂直高濃度拡
散層６を水平高濃度拡散層４に達するように拡散した。
型）の半導体基板１の表面側の所定部分に第１導電型（
Ｎ型）の水平高濃度拡散層４及び３１を形成し、第６図
（Ｂ）に示されるように、気相エピタキシャル成長法に
より第１導電型（Ｎ型）のエピタキシャル層７を形成し
、第６図（Ｃ）に示されるように、水平高濃度拡散層４
の上に第２導電型ウェル（Ｐウェル）２を形成した。次
に、第６図（Ｄ）に示されるように、素子間分離酸化物
層３を公知の選択酸化法によって形成し、垂直高濃度拡
散層６を水平高濃度拡散層４に達するように拡散した。
この後は、第６図（Ｅ）に示されるように公知の相補型
ＭＩＳ半導体装置の製造プロセスに従って、トランジス
タＴ１及びＴ２を形成すればよい。
ＭＩＳ半導体装置の製造プロセスに従って、トランジス
タＴ１及びＴ２を形成すればよい。
なお、各部の導電型については上記実施例の場合と反対
であってもよい。
であってもよい。
以上の通り、本発明によれば、微細化してもラッチアッ
プ現象の発生を阻止するこことができる。
プ現象の発生を阻止するこことができる。
第１図は本発明の第１の実施例による相補型ＭＩｓ半導
体装置を示す断面図、第２図は同相捕型ＭＩＳ半導体装
置の等価回路を示す回路図、第３図は本発明の第１の実
施例による相補型ＭＩＳ半導体装置の製造方法を示す断
面図、第４図は本発明の第２の実施例による相補型ＭＩ
Ｓ半導体装置を示す断面図、第５図は本発明の第３の実
施例による相補型ＭＩＳ半導体装置を示す断面図、第６
図は本発明の第３の実施例による相補型ＭＩＳ半導体装
置の製造方法を示す断面図、第７図は従来の相補型ＭＩ
Ｓ半導体装置の従来構造を示す断面図、第８図は従来の
相補型ＭＩＳ半導体装置の等価回路を示す回路図である
。 １・・・第１導電型（Ｎ型）の半導体基板、２・・・第
２導電型ウェル（Ｐウェル）、３・・・素子間分離酸化
物層、４・・・第１導電型（Ｎ型）の水平高濃度拡散層
、５・・・第１導電型（Ｎ型）領域、６・・・第１導電
ｕ（Ｎ型）の垂直高濃度拡散層、７・・・第１導電型（
Ｎ型）のエピタキシャル層、１４・・・第２導電型（Ｐ
型）の水平高濃度拡散層、１６・・・第２導電型（Ｐ型
）の垂直高濃度拡散層、３１・・・第１導電型（Ｎ型）
の水平高濃度拡散層、Ｔ１１、Ｔ１２、Ｔ１３・・・ト
ランジスタ。 出願人代理人 佐 藤 −雄 図面の浄愕（内容に変更なし） 昆 １ 図 Ｆ）４ 口 も５ 図 耗６ 図 耗７ 図 粍８ 口 手続補正書（旗） 昭和６２年７月２３日
体装置を示す断面図、第２図は同相捕型ＭＩＳ半導体装
置の等価回路を示す回路図、第３図は本発明の第１の実
施例による相補型ＭＩＳ半導体装置の製造方法を示す断
面図、第４図は本発明の第２の実施例による相補型ＭＩ
Ｓ半導体装置を示す断面図、第５図は本発明の第３の実
施例による相補型ＭＩＳ半導体装置を示す断面図、第６
図は本発明の第３の実施例による相補型ＭＩＳ半導体装
置の製造方法を示す断面図、第７図は従来の相補型ＭＩ
Ｓ半導体装置の従来構造を示す断面図、第８図は従来の
相補型ＭＩＳ半導体装置の等価回路を示す回路図である
。 １・・・第１導電型（Ｎ型）の半導体基板、２・・・第
２導電型ウェル（Ｐウェル）、３・・・素子間分離酸化
物層、４・・・第１導電型（Ｎ型）の水平高濃度拡散層
、５・・・第１導電型（Ｎ型）領域、６・・・第１導電
ｕ（Ｎ型）の垂直高濃度拡散層、７・・・第１導電型（
Ｎ型）のエピタキシャル層、１４・・・第２導電型（Ｐ
型）の水平高濃度拡散層、１６・・・第２導電型（Ｐ型
）の垂直高濃度拡散層、３１・・・第１導電型（Ｎ型）
の水平高濃度拡散層、Ｔ１１、Ｔ１２、Ｔ１３・・・ト
ランジスタ。 出願人代理人 佐 藤 −雄 図面の浄愕（内容に変更なし） 昆 １ 図 Ｆ）４ 口 も５ 図 耗６ 図 耗７ 図 粍８ 口 手続補正書（旗） 昭和６２年７月２３日
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板表面の一部に第２導電型ウ
ェルが設けられ、前記第２導電型ウェルに隣接する前記
半導体基板の第１導電型領域表面には第２導電型チャン
ネルの第１のトランジスタが又前記第２導電型ウェル表
面には第１導電型チャンネルの第２のトランジスタが各
々形成され、これら第１及び第２のトランジスタの各ゲ
ートが共通接続されている相補型ＭＩＳ半導体装置にお
いて、 前記第２導電型ウェルの底部の前記半導体基板との接合
部には第１導電型の水平高濃度拡散層が形成され、前記
第２導電型ウェル内の所定位置には第１導電型の垂直高
濃度拡散層が前記第２導電型ウェルの表面から前記第１
導電型の水平高濃度拡散層に達するよう形成されており
、これら第１導電型の水平及び垂直高濃度拡散層と前記
第２導電型ウェルとの接合部は逆方向バイアスされてい
ることを特徴とする相補型ＭＩＳ半導体装置。 ２、特許請求の範囲第１項記載の相補型 ＭＩＳ半導体装置において、前記第１導電型領域の底部
側の所定位置には第１導電型の水平高濃度拡散層が形成
されていることを特徴とする相補型ＭＩＳ半導体装置。 ３、第１導電型の半導体基板表面の一部に第２導電型ウ
ェルが設けられ、前記第２導電型ウェルに隣接して第１
導電型ウェルが設けられ、前記第１導電型ウェル表面に
は第２導電型チャンネルの第１のトランジスタが又前記
第２導電型ウェル表面には第１導電型チャンネルの第２
のトランジスタが各々形成され、これら第１及び第２の
トランジスタの各ゲートが共通接続されている相補型Ｍ
ＩＳ半導体装置において、 前記第２導電型ウェルの底部の前記半導体基板との接合
部には第１導電型の水平高濃度拡散層が形成され、前記
第２導電型ウェル内の所定位置には第１導電型の垂直高
濃度拡散層が前記第２導電型ウェルの表面から前記第１
導電型の水平高濃度拡散層に達するよう形成されており
、これら第１導電型の水平及び垂直高濃度拡散層と前記
第２導電型ウェルとの接合部は逆方向バイアスされてお
り、 前記第１導電型ウェルの底部の前記半導体基板との接合
部には第２導電型の水平高濃度拡散層が形成され、前記
第１導電型ウェル内の所定位置には第２導電型の垂直高
濃度拡散層が前記第１導電型ウェルの表面から前記第１
導電型の水平高濃度拡散層に達するよう形成されており
、これら第２導電型の水平及び垂直高濃度拡散層と前記
第１導電型ウェルとの接合部は逆方向バイアスされてい
ることを特徴とする相補型ＭＩＳ半導体装置。 ４、第１導電型の半導体基板上の第１の領域に第１導電
型の水平高濃度拡散層を形成する第１の工程と、 前記第１導電型の半導体基板上の前記第１の領域及び前
記第１の領域に隣接する第２の領域上に第１導電型のエ
ピタキシャル層を形成する第２の工程と、 前記第１導電型のエピタキシャル層内の前記第１の領域
に第２導電型ウェルを形成する第３の工程と、 前記第２導電型ウェル内の所定位置に前記第２導電型ウ
ェルの表面から前記第１導電型の水平高濃度拡散層に達
するように第１導電型の垂直高濃度拡散層を形成する第
４の工程と、 前記第１導電型の半導体基板の前記第２の領域に第２導
電型チャンネルの第１のトランジスタを形成し、前記第
２の導電型ウェル表面に第１導電型チャンネルの第２ト
ランジスタを形成する第５の工程と を有することを特徴とする相補型ＭＩＳ半導体装置の製
造方法。 ５、特許請求の範囲第４項記載の相補型ＭＩＳ半導体装
置の製造方法において、前記第１の工程において、前記
第１導電型の半導体基板上の前記第２の領域上にも第１
導電型の水平高濃度拡散層を形成することを特徴とする
相補型ＭＩＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079151A JPS63244876A (ja) | 1987-03-31 | 1987-03-31 | 相補型ｍｉｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079151A JPS63244876A (ja) | 1987-03-31 | 1987-03-31 | 相補型ｍｉｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244876A true JPS63244876A (ja) | 1988-10-12 |
Family
ID=13681957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079151A Pending JPS63244876A (ja) | 1987-03-31 | 1987-03-31 | 相補型ｍｉｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108757A (ja) * | 1989-06-28 | 1991-05-08 | Mitel Corp | 半導体集積回路用ラッチアップ防止装置 |
| US5160996A (en) * | 1987-10-08 | 1992-11-03 | Matsushita Electric Industrial Co., Inc. | Structure and method of manufacture for semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153367A (en) * | 1979-05-18 | 1980-11-29 | Toshiba Corp | Semiconductor device |
| JPS58196045A (ja) * | 1982-05-11 | 1983-11-15 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS61147564A (ja) * | 1984-12-21 | 1986-07-05 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS61242064A (ja) * | 1985-04-19 | 1986-10-28 | Toshiba Corp | 相補型半導体装置の製造方法 |
-
1987
- 1987-03-31 JP JP62079151A patent/JPS63244876A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153367A (en) * | 1979-05-18 | 1980-11-29 | Toshiba Corp | Semiconductor device |
| JPS58196045A (ja) * | 1982-05-11 | 1983-11-15 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS61147564A (ja) * | 1984-12-21 | 1986-07-05 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPS61242064A (ja) * | 1985-04-19 | 1986-10-28 | Toshiba Corp | 相補型半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160996A (en) * | 1987-10-08 | 1992-11-03 | Matsushita Electric Industrial Co., Inc. | Structure and method of manufacture for semiconductor device |
| JPH03108757A (ja) * | 1989-06-28 | 1991-05-08 | Mitel Corp | 半導体集積回路用ラッチアップ防止装置 |
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