JPS6050062B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6050062B2 JPS6050062B2 JP57045072A JP4507282A JPS6050062B2 JP S6050062 B2 JPS6050062 B2 JP S6050062B2 JP 57045072 A JP57045072 A JP 57045072A JP 4507282 A JP4507282 A JP 4507282A JP S6050062 B2 JPS6050062 B2 JP S6050062B2
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- JP
- Japan
- Prior art keywords
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- integrated circuit
- isolation region
- conductivity type
- circuit device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、相補形ＭＯＳ集積回路装置（ＣＭＯＳＩ
Ｃ）の改良に関するものである。
Ｃ）の改良に関するものである。
ＣＭＯＳＩＣは消費電力が少なく、動作電源電圧範囲
が広い等の利点を持つているので、近年急激に広く利用
される様になつた。しかし、このＣＭＯＳＩＣは同一基
板上にＰチャンネルＭＯＳトランジスタとｎチャンネル
ＭＯＳトランジスタとが 形成されるので、これらを構
成するＰ形拡散層とｎ形拡散層との間で寄生バイポーラ
トランジスタが形成され、ラッチアップと呼ばれるＣＭ
ＯＳＩＣ独特の現象を生じ、この現象の為に素子の破壊
が発生し、ＣＭＯＳＩＣの最大の欠点と言われている。
第１図は、ＣＭＯＳ回路の最小単位を示す構造図で、
第２図は、その回路構成図である。
が広い等の利点を持つているので、近年急激に広く利用
される様になつた。しかし、このＣＭＯＳＩＣは同一基
板上にＰチャンネルＭＯＳトランジスタとｎチャンネル
ＭＯＳトランジスタとが 形成されるので、これらを構
成するＰ形拡散層とｎ形拡散層との間で寄生バイポーラ
トランジスタが形成され、ラッチアップと呼ばれるＣＭ
ＯＳＩＣ独特の現象を生じ、この現象の為に素子の破壊
が発生し、ＣＭＯＳＩＣの最大の欠点と言われている。
第１図は、ＣＭＯＳ回路の最小単位を示す構造図で、
第２図は、その回路構成図である。
第１図ではｎ形基板を用いたＣＭＯＳの例て１はｎ形基
板、２はｎチャンネルトランジスタを形成するためのア
イランド領域３は、Ｐチャンネルトランジスタのソース
・ドレイン、４は、基板を回路上最も高い電位にする為
のｎ形領域、５はｎチャンネルトランジスタのソース、
ドレイン、６はアイランド領域２を回路上最も低い電位
にする為のＰ形領域である。７は絶縁層、８は配線層で
ある。
板、２はｎチャンネルトランジスタを形成するためのア
イランド領域３は、Ｐチャンネルトランジスタのソース
・ドレイン、４は、基板を回路上最も高い電位にする為
のｎ形領域、５はｎチャンネルトランジスタのソース、
ドレイン、６はアイランド領域２を回路上最も低い電位
にする為のＰ形領域である。７は絶縁層、８は配線層で
ある。
第２図に於いてＣ点は回路上最も高い電位、ｄ点は回路
上最も低い電位が印加される。第１図て、Ｐチャンネル
トランジスタのドレイン−基板間及びアイ”ランド領域
とｎチャンネルトランジスタのドレイン間には、第２図
の１００及ひ１０１て示した寄生ダイオードが入つてし
まい、これらのダイオードにサージ等で順方向電流が流
れるとラッチアップ現象が発生する。そこで、第３図に
示す様に、ダイオード１００、１０１と並列に、ＰＮタ
イオートより順方向電圧の低いショットキバリヤダイオ
ード１０２、１０３を付加する事が考えられる。しかし
ながら、第１図の構造では、第４図に示す様に、ショッ
トバリヤダイオードは、基板に対してしか構成できない
為、第５図に示す様にショットバリヤダイオードは、回
路上最も高い電位であるＣ点に対してしか作れず、第３
図に於ける１０３の様な位置にショットキバリヤダイオ
ードを構成する事はできない。
上最も低い電位が印加される。第１図て、Ｐチャンネル
トランジスタのドレイン−基板間及びアイ”ランド領域
とｎチャンネルトランジスタのドレイン間には、第２図
の１００及ひ１０１て示した寄生ダイオードが入つてし
まい、これらのダイオードにサージ等で順方向電流が流
れるとラッチアップ現象が発生する。そこで、第３図に
示す様に、ダイオード１００、１０１と並列に、ＰＮタ
イオートより順方向電圧の低いショットキバリヤダイオ
ード１０２、１０３を付加する事が考えられる。しかし
ながら、第１図の構造では、第４図に示す様に、ショッ
トバリヤダイオードは、基板に対してしか構成できない
為、第５図に示す様にショットバリヤダイオードは、回
路上最も高い電位であるＣ点に対してしか作れず、第３
図に於ける１０３の様な位置にショットキバリヤダイオ
ードを構成する事はできない。
本発明は、上記のような点に鑑み回路上の任意の個所間
に、ショットキダイオードを構成できる様に考案したも
ので、エピタキシャル層を用い、埋込層とアイランド領
域で囲まれた電位的にフローティングなエピタキシャル
層上にショットキバリヤダイオードを構成する様にした
ものである。
に、ショットキダイオードを構成できる様に考案したも
ので、エピタキシャル層を用い、埋込層とアイランド領
域で囲まれた電位的にフローティングなエピタキシャル
層上にショットキバリヤダイオードを構成する様にした
ものである。
以下、この発明をｎ形基板で構成されるＣＭＯＳＩＣに
適用した例である第６図および第７図について説明する
。
適用した例である第６図および第７図について説明する
。
第６図に於いて、ｎ一形基板１上、ｎ一形エピタキシャ
ル層１″を成長させる。この時、ショットキバリヤダイ
オードが形成される個所の基板上にＰ形の埋込層９を入
れておく。さらにこの埋込層９に達しかつｎ一形エピタ
キシャル層１″の一部を取り囲むようにＰ一形分離領域
１０を形成する。そしてＰ一形分離領域１０の一部分に
、Ｐ＋形分離領域６を拡散し、回路上最も低い電位であ
るｄ点に接続する。これらのＰ形領域すなわち埋込層９
およびＰ一形分離領域１０で囲まれたｎ一形エピタキシ
ャル層上に、ショットキバリヤダイオードのアノードｅ
及びカソードのコンタクトを取る為のｎ＋形領域４を構
成する。ｆは、ショットキバリヤダイオードのカソード
である。第６図に於いて、ショットキバリヤダイオード
のカソードとなるｎ一形エピタキシャル領域は、Ｐ形領
域で囲まれ、Ｐ形領域は回路上最も低い電位に接続され
ているので、このＰ−ｎジャンクションは常に逆バイア
ス状態となつているのでシヨ３ツトキバリヤダイオード
のカソードとなるｎ一形エピタキシャル領域は、回路上
の任意な電位を印加することが、可能である。
ル層１″を成長させる。この時、ショットキバリヤダイ
オードが形成される個所の基板上にＰ形の埋込層９を入
れておく。さらにこの埋込層９に達しかつｎ一形エピタ
キシャル層１″の一部を取り囲むようにＰ一形分離領域
１０を形成する。そしてＰ一形分離領域１０の一部分に
、Ｐ＋形分離領域６を拡散し、回路上最も低い電位であ
るｄ点に接続する。これらのＰ形領域すなわち埋込層９
およびＰ一形分離領域１０で囲まれたｎ一形エピタキシ
ャル層上に、ショットキバリヤダイオードのアノードｅ
及びカソードのコンタクトを取る為のｎ＋形領域４を構
成する。ｆは、ショットキバリヤダイオードのカソード
である。第６図に於いて、ショットキバリヤダイオード
のカソードとなるｎ一形エピタキシャル領域は、Ｐ形領
域で囲まれ、Ｐ形領域は回路上最も低い電位に接続され
ているので、このＰ−ｎジャンクションは常に逆バイア
ス状態となつているのでシヨ３ツトキバリヤダイオード
のカソードとなるｎ一形エピタキシャル領域は、回路上
の任意な電位を印加することが、可能である。
第８図は、第６図の等価回路図であるが、第５図の場合
と異なり、ｆ点は、回路上の任意な電位に接続する事が
可能となり、第３図の１０２，１０３の何れのショット
キバリヤダイオードも構成する事ができる。第６図のｅ
点のｎ一形エピタキシャル上の金属を、自由に選択する
事により任意の順方向電圧を得る事が可能である。なお
、上記実施例ては、ｎ形基板を用いた）ＣＭＯＳＩＣに
関して述べたが、Ｐ形基板のＣＭＯＳＩＣへの応用も可
能である。
と異なり、ｆ点は、回路上の任意な電位に接続する事が
可能となり、第３図の１０２，１０３の何れのショット
キバリヤダイオードも構成する事ができる。第６図のｅ
点のｎ一形エピタキシャル上の金属を、自由に選択する
事により任意の順方向電圧を得る事が可能である。なお
、上記実施例ては、ｎ形基板を用いた）ＣＭＯＳＩＣに
関して述べたが、Ｐ形基板のＣＭＯＳＩＣへの応用も可
能である。
また、第６図のＰ一形分離領域１０は、ｎチャンネルト
ランジスタが形成される、アイランド領域と同時に形成
する事も可能である。バイポーラトランジスタとＭＯＳ
トランジスタが混在して用いられるバイモス集積回路等
への応用も考えられる。以上のようにこの発明によれば
、ＣＭＯＳｌＣにおいてラッチアップ防止用のショット
キーダイオードを容易に形成することができ、ＣＭＯＳ
ＩＣの信頼性を高めることができる。
ランジスタが形成される、アイランド領域と同時に形成
する事も可能である。バイポーラトランジスタとＭＯＳ
トランジスタが混在して用いられるバイモス集積回路等
への応用も考えられる。以上のようにこの発明によれば
、ＣＭＯＳｌＣにおいてラッチアップ防止用のショット
キーダイオードを容易に形成することができ、ＣＭＯＳ
ＩＣの信頼性を高めることができる。
第１図は、ｎ形基板を用いた従来のＣＭＯＳＩＣの断面
構造図、第２図は、第１図の等価回路構成を示す図。 第３図は、ラッチアップ対策にショットキバリヤダイオ
ードを用いた回路図。第４図は、従来の構造において構
成できるショットキバリヤダイオードの断面構造図、第
５図はその等価回路図、第６図は、本発明の一実施例を
示す断面構造図、第７図は第６図の■−■線からみた平
面図、第８図は、その等価回路図である。図中、１はｎ
一形基板、１″はｎ一形エピタキシャル層、３はＰチャ
ンネルトランジスタのソース・ドレイン、４はｎ＋形層
、５はｎチャンネルトランジスタのソース・ドレイン、
６はＰ＋形層、７は絶縁層、８は配線層、９はＰ形埋込
層、１０はＰ一形分離領域、である。
構造図、第２図は、第１図の等価回路構成を示す図。 第３図は、ラッチアップ対策にショットキバリヤダイオ
ードを用いた回路図。第４図は、従来の構造において構
成できるショットキバリヤダイオードの断面構造図、第
５図はその等価回路図、第６図は、本発明の一実施例を
示す断面構造図、第７図は第６図の■−■線からみた平
面図、第８図は、その等価回路図である。図中、１はｎ
一形基板、１″はｎ一形エピタキシャル層、３はＰチャ
ンネルトランジスタのソース・ドレイン、４はｎ＋形層
、５はｎチャンネルトランジスタのソース・ドレイン、
６はＰ＋形層、７は絶縁層、８は配線層、９はＰ形埋込
層、１０はＰ一形分離領域、である。
Claims (1)
- 【特許請求の範囲】 １ 同一の半導体基板内にＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯＳトランジスタを形成する事に
より構成される相補形ＭＯＳ集積回路に於いて、第１の
導電形基板上に形成された第１導電形のエピタキシャル
層、このエピタキシャル層の一部を取り囲むように形成
された第２の導電形の分離領域、上記第１導電形基板上
に上記分離領域とつながるように形成された第２の導電
形の埋込層、および上記分離領域と埋込層とで囲まれた
上記エピタキシャル層部分に形成されたショットキバリ
ヤダイオードを備えた事を特徴とする半導体集積回路装
置。 ２ 上記分離領域を、相補形ＭＯＳトランジスタを形成
するために半導体基板内に設けられるアイランド部分と
同時に形成した事を特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 ３ 第１の導電形をｎ形、第２の導電形をＰ形とした特
許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045072A JPS6050062B2 (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045072A JPS6050062B2 (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58162054A JPS58162054A (ja) | 1983-09-26 |
| JPS6050062B2 true JPS6050062B2 (ja) | 1985-11-06 |
Family
ID=12709133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045072A Expired JPS6050062B2 (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050062B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191371A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 相補型ｍｏｓ電界効果装置 |
| JPS59161653U (ja) * | 1983-04-14 | 1984-10-29 | 日本電気株式会社 | 半導体装置 |
| JPH0691243B2 (ja) * | 1984-10-29 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| US7355260B2 (en) * | 2004-06-30 | 2008-04-08 | Freescale Semiconductor, Inc. | Schottky device and method of forming |
-
1982
- 1982-03-19 JP JP57045072A patent/JPS6050062B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58162054A (ja) | 1983-09-26 |
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