JPS626659B2 - - Google Patents
Info
- Publication number
- JPS626659B2 JPS626659B2 JP52021236A JP2123677A JPS626659B2 JP S626659 B2 JPS626659 B2 JP S626659B2 JP 52021236 A JP52021236 A JP 52021236A JP 2123677 A JP2123677 A JP 2123677A JP S626659 B2 JPS626659 B2 JP S626659B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- diffusion layer
- diode
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 12
- 239000010409 thin film Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
本発明はサイリスタ動作(以下、ラツチ・アツ
プという)を抑制せしめた相補形絶縁ゲート電界
効果トランジスタ(以下、CMOSという)に関す
る。
プという)を抑制せしめた相補形絶縁ゲート電界
効果トランジスタ(以下、CMOSという)に関す
る。
従来、第1図に示す様にCMOS装置には、pチ
ヤネルトランジスタT1のp形ドレイン拡散層と
n形基板とのpn接合と、nチヤネルトランジス
タT2のn形ドレイン拡散層とpウエルとのpn接
合により実質的にダイオードD1及びD2が形成さ
れており、出力端子D0に印加する電圧を電源電
圧Vcc又は接地点電位附近にそれぞれクランプし
ている。しかしながら、電源電圧Vccよりも極め
て大きい電圧が印加された場合には上記二つの
pn接合でラツチ・アツプを生じ、従つて誤動作
若しくは素子破壊は免れ得ないものであつた。
ヤネルトランジスタT1のp形ドレイン拡散層と
n形基板とのpn接合と、nチヤネルトランジス
タT2のn形ドレイン拡散層とpウエルとのpn接
合により実質的にダイオードD1及びD2が形成さ
れており、出力端子D0に印加する電圧を電源電
圧Vcc又は接地点電位附近にそれぞれクランプし
ている。しかしながら、電源電圧Vccよりも極め
て大きい電圧が印加された場合には上記二つの
pn接合でラツチ・アツプを生じ、従つて誤動作
若しくは素子破壊は免れ得ないものであつた。
本発明の目的は、上記の欠点を除去して、ラツ
チ・アツプを抑制せしめたCMOSを提供すること
である。
チ・アツプを抑制せしめたCMOSを提供すること
である。
次に本発明を図面を参照して説明する。
第2図及び第3図は本発明の一実施例を示す
CMOSが形成された半導体基板の断面図及びその
等価回路図を示し、n形基板1と、P+形ドレイ
ン拡散層7、n+形拡散層9を介して前記基板1
に接続するP+形ソース拡散層7′及びゲート絶縁
膜4′、シリコンゲート電極5からなるpチヤネ
ルトランジスタT1と、P+形拡散層10を介して
pウエル2に接続するn+形ソース拡散層8′、n+
形ドレイン拡散層8及びゲート絶縁膜4、シリコ
ンゲート電極6からなるnチヤネルトランジスタ
T2と、絶縁膜3上に形成され、前記P+形ドレイ
ン拡散層7に接続するp形多結晶シリコン薄膜
5′と前記シリコン薄膜5′に接合し、前記n+形
ドレイン拡散層8に接続するn形多結晶シリコン
薄膜6′からなるダイオードD3を含む。また等価
回路図に示されているダイオードD1はP+形ドレ
イン拡散層7とn形基板1によるpn接合で、ま
たダイオードD2はn+形ドレイン拡散層8とpウ
エル2によるpn接合でそれぞれ形成されている
ものであり、出力端子D0はn形シリコン薄膜
6′とn+形ドレイン拡散層8との接続点から引き
出される。更に第4図に示す電圧一電流特性はダ
イオードD3のものであり、p形不純物を1019cm-3
程度、n形不純物を1020〜1021cm-3程度に添加し
た場合の順方向飽和電圧VFは0.5V、降伏電圧V
Bは−4V程度である。
CMOSが形成された半導体基板の断面図及びその
等価回路図を示し、n形基板1と、P+形ドレイ
ン拡散層7、n+形拡散層9を介して前記基板1
に接続するP+形ソース拡散層7′及びゲート絶縁
膜4′、シリコンゲート電極5からなるpチヤネ
ルトランジスタT1と、P+形拡散層10を介して
pウエル2に接続するn+形ソース拡散層8′、n+
形ドレイン拡散層8及びゲート絶縁膜4、シリコ
ンゲート電極6からなるnチヤネルトランジスタ
T2と、絶縁膜3上に形成され、前記P+形ドレイ
ン拡散層7に接続するp形多結晶シリコン薄膜
5′と前記シリコン薄膜5′に接合し、前記n+形
ドレイン拡散層8に接続するn形多結晶シリコン
薄膜6′からなるダイオードD3を含む。また等価
回路図に示されているダイオードD1はP+形ドレ
イン拡散層7とn形基板1によるpn接合で、ま
たダイオードD2はn+形ドレイン拡散層8とpウ
エル2によるpn接合でそれぞれ形成されている
ものであり、出力端子D0はn形シリコン薄膜
6′とn+形ドレイン拡散層8との接続点から引き
出される。更に第4図に示す電圧一電流特性はダ
イオードD3のものであり、p形不純物を1019cm-3
程度、n形不純物を1020〜1021cm-3程度に添加し
た場合の順方向飽和電圧VFは0.5V、降伏電圧V
Bは−4V程度である。
本発明によれば、出力端子D0に印加し、ラツ
チ・アツプを生ぜしめる電圧は少なくもダイオー
ドD3を降伏させ、更に基板内に形成されたそれ
ぞれの接合を順方向にバイアスするだけの大きさ
を有しなければならず従つて、前記ラツチ・アツ
プを生ぜしめる電圧は降伏電圧VBだけ拡大され
ることとなり、多結晶シリコン薄膜への不純物添
加量によつては降伏電圧VBをかなりの大きさに
することができるため、ラツチ・アツプを抑制す
る上で本発明は極めて有用なものである。また、
上記ダイオードD3はシリコンゲート電極と共に
形成することができるため、製造工程を増加する
ことなく、更に高集積密度化が可能である。
チ・アツプを生ぜしめる電圧は少なくもダイオー
ドD3を降伏させ、更に基板内に形成されたそれ
ぞれの接合を順方向にバイアスするだけの大きさ
を有しなければならず従つて、前記ラツチ・アツ
プを生ぜしめる電圧は降伏電圧VBだけ拡大され
ることとなり、多結晶シリコン薄膜への不純物添
加量によつては降伏電圧VBをかなりの大きさに
することができるため、ラツチ・アツプを抑制す
る上で本発明は極めて有用なものである。また、
上記ダイオードD3はシリコンゲート電極と共に
形成することができるため、製造工程を増加する
ことなく、更に高集積密度化が可能である。
第1図は従来のCMOSの等価回路図、第2図及
び第3図は本発明の一実施例を示す図及びその等
価回路図、第4図は多結晶シリコンダイオードの
電圧一電流特性を示す図である。 1…n形基板、2…pウエル、3…フイールド
絶縁膜、4,4′…ゲート絶縁膜、5,6…シリ
コンゲート電極、5′…p形多結晶シリコン薄
膜、6′…n形多結晶シリコン薄膜。
び第3図は本発明の一実施例を示す図及びその等
価回路図、第4図は多結晶シリコンダイオードの
電圧一電流特性を示す図である。 1…n形基板、2…pウエル、3…フイールド
絶縁膜、4,4′…ゲート絶縁膜、5,6…シリ
コンゲート電極、5′…p形多結晶シリコン薄
膜、6′…n形多結晶シリコン薄膜。
Claims (1)
- 1 一導電型トランジスタの出力端と逆導電型ト
ランジスタの出力端とを直列に接続し、その接続
点から出力をとり出すようにした相補型絶縁ゲー
ト電界効果トランジスタにおいて、前記一導電型
トランジスタの出力端と前記逆導電型トランジス
タの出力端との間に順方向にダイオードが接続さ
れ、前記ダイオードのカソード側から出力端子が
とり出されていることを特徴とする相補型絶縁ゲ
ート電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2123677A JPS53105985A (en) | 1977-02-28 | 1977-02-28 | Conmplementary-type insulating gate field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2123677A JPS53105985A (en) | 1977-02-28 | 1977-02-28 | Conmplementary-type insulating gate field effect transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53105985A JPS53105985A (en) | 1978-09-14 |
JPS626659B2 true JPS626659B2 (ja) | 1987-02-12 |
Family
ID=12049397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2123677A Granted JPS53105985A (en) | 1977-02-28 | 1977-02-28 | Conmplementary-type insulating gate field effect transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS53105985A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2929869C2 (de) * | 1979-07-24 | 1986-04-30 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte CMOS-Inverterschaltungsanordnung |
JPS5664465A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | C-mos integrated circuit |
JPS5663874A (en) * | 1979-10-29 | 1981-05-30 | Hitachi Metals Ltd | Hard tool material |
JPS61185962A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | 相補型mos集積回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5191681A (ja) * | 1975-01-22 | 1976-08-11 | ||
JPS5416652A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Corrector for load unbalance |
-
1977
- 1977-02-28 JP JP2123677A patent/JPS53105985A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5191681A (ja) * | 1975-01-22 | 1976-08-11 | ||
JPS5416652A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Corrector for load unbalance |
Also Published As
Publication number | Publication date |
---|---|
JPS53105985A (en) | 1978-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4300152A (en) | Complementary field-effect transistor integrated circuit device | |
KR950006477B1 (ko) | 반도체장치 및 그 제조방법 | |
JP2710113B2 (ja) | 相補性回路技術による集積回路 | |
JP3174043B2 (ja) | ラツチアツプ保護回路を有する集積回路 | |
US4255671A (en) | IIL Type semiconductor integrated circuit | |
JPS626659B2 (ja) | ||
JPH0654796B2 (ja) | 複合半導体装置 | |
US5497011A (en) | Semiconductor memory device and a method of using the same | |
JPS6042630B2 (ja) | 半導体装置 | |
TWI716994B (zh) | 低觸發電壓靜電放電防護元件 | |
JP3199857B2 (ja) | 伝導度変調型mosfet | |
US6781804B1 (en) | Protection of the logic well of a component including an integrated MOS power transistor | |
JP2584500B2 (ja) | Bi−cmos半導体装置 | |
JPS6050062B2 (ja) | 半導体集積回路装置 | |
JPS5819137B2 (ja) | 相補型mosトランジスタ | |
JP2022143051A5 (ja) | ||
JP2557984B2 (ja) | 半導体装置の入力保護回路 | |
JPS60254651A (ja) | Cmos回路の入力保護回路 | |
JP3036905B2 (ja) | 相補型mis半導体装置 | |
JP2671304B2 (ja) | 論理回路 | |
JPH0342680Y2 (ja) | ||
JPH0464184B2 (ja) | ||
JP2822395B2 (ja) | Ccd | |
JPS63249363A (ja) | 半導体装置 | |
JPH0367347B2 (ja) |