JPH0360149A - ダイオードより成るｖｄｍｏｓ／論理集積回路 - Google Patents
ダイオードより成るｖｄｍｏｓ／論理集積回路Info
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
及亘史１１
本発明は同じチップ上の論理部分から成る電力集積回路
に係る。これは特に、エンハンスメント型・デプレッシ
ョン型Ｎチャンネル横形ＭＯ３）ランジスタより成る論
理回路が実現されるＶＤＭＯ３すなわち縦形バイポーラ
形式トランジスタの構成に係る。
に係る。これは特に、エンハンスメント型・デプレッシ
ョン型Ｎチャンネル横形ＭＯ３）ランジスタより成る論
理回路が実現されるＶＤＭＯ３すなわち縦形バイポーラ
形式トランジスタの構成に係る。
まず、たとえばトムソンＣ８Ｆの名で出願された欧州特
許出願８７１００３２５．４ですでに示された周到な集
積構成が想起される。
許出願８７１００３２５．４ですでに示された周到な集
積構成が想起される。
第１図はかかる構成を非常に概略的に示す断面図である
。簡潔を期するため、この構成のある部分のみを示すこ
ととする（特に、酸化層の特定の厚さは示さない）。こ
の図の右手にはエンハンスメント型電力ＶＤＭＯＳ（縦
形拡散ＭＯ３））ランジスタｌが、そして左手にはデプ
レッション型Ｎチャンネル横形ＭＯＳトランジスタ２と
エンハンスメント型Ｎチャンネル横形ＭＯＳ）ランジス
タ３のような論理要素が示されている。
。簡潔を期するため、この構成のある部分のみを示すこ
ととする（特に、酸化層の特定の厚さは示さない）。こ
の図の右手にはエンハンスメント型電力ＶＤＭＯＳ（縦
形拡散ＭＯ３））ランジスタｌが、そして左手にはデプ
レッション型Ｎチャンネル横形ＭＯＳトランジスタ２と
エンハンスメント型Ｎチャンネル横形ＭＯＳ）ランジス
タ３のような論理要素が示されている。
この構成はＮ＋形シリコンウェーハ１１でエピタキシャ
ル成長したＮ形層ＩＯより成る基板上に作られる。
ル成長したＮ形層ＩＯより成る基板上に作られる。
第１のドーピングステップでは、特にチップの論理部分
ができるウェルに対応するＰ形領域１２が形成される。
ができるウェルに対応するＰ形領域１２が形成される。
第２のドーピングステップでは、高ドーピングレベルを
有するＰ＋領域が形成され、このドーピングレベルは金
属配線とオーム接触を得るのに充分なほど高い。それら
Ｐ＋領域はたとえばウェル１２とオーム接触を可能にす
る領域１７や、その表面領域にチャンネルが形成される
いわゆる「バルク」領域と接触を可能にする電力ＶＤＭ
ＯＳ）ランジスタの領域１８である。
有するＰ＋領域が形成され、このドーピングレベルは金
属配線とオーム接触を得るのに充分なほど高い。それら
Ｐ＋領域はたとえばウェル１２とオーム接触を可能にす
る領域１７や、その表面領域にチャンネルが形成される
いわゆる「バルク」領域と接触を可能にする電力ＶＤＭ
ＯＳ）ランジスタの領域１８である。
第３のドーピングステップでは、あるものはデプレッシ
ョン型横形ＭＯ３）ランジスタのチャンネル領域に特に
対応するＮ形領域１３を形成する。
ョン型横形ＭＯ３）ランジスタのチャンネル領域に特に
対応するＮ形領域１３を形成する。
次に、あるものは従来の方法で（たとえば酸化、多結晶
シリコンの堆積、エツチング、後酸化により）電力トラ
ンジスタのゲート２１、エンノ＼ンスメント型横形ＭＯ
Ｓトランジスタのゲート２２、デプレッション型横形Ｍ
ＯＳ）ランジスタのゲート２３を形成する（それらゲー
トは同時に形成される）。
シリコンの堆積、エツチング、後酸化により）電力トラ
ンジスタのゲート２１、エンノ＼ンスメント型横形ＭＯ
Ｓトランジスタのゲート２２、デプレッション型横形Ｍ
ＯＳ）ランジスタのゲート２３を形成する（それらゲー
トは同時に形成される）。
ｖＤＭＯＳトランジスタの領域での第４のＰ形ドーピン
グステップはそれらトランジスタのチャンネル領域３０
を形成する役割を果たし、ゲート領域はマスクとして作
用する。
グステップはそれらトランジスタのチャンネル領域３０
を形成する役割を果たし、ゲート領域はマスクとして作
用する。
そして、第５のドーピングステップでは、上述のゲート
をマスクとして用いて、電力トランジスタのソース３２
とデプレッション型・エンハンスメント型横形ＭＯＳ）
ランジスタのソース及びドレーン３３−３６に特に対応
するＮ＋領領域形成する。
をマスクとして用いて、電力トランジスタのソース３２
とデプレッション型・エンハンスメント型横形ＭＯＳ）
ランジスタのソース及びドレーン３３−３６に特に対応
するＮ＋領領域形成する。
最後に、酸化と適当な開孔の後、金属配線層を形成し、
そこで電力トランジスタのソース金属配線４１と横形ト
ランジスタのドレーン金属配線４２−４５、及び論理素
子が形式されるウェルの接触金属配線４６のような他の
金属配線をエツチングする。
そこで電力トランジスタのソース金属配線４１と横形ト
ランジスタのドレーン金属配線４２−４５、及び論理素
子が形式されるウェルの接触金属配線４６のような他の
金属配線をエツチングする。
ＶＤＭＯＳトランジスタｌのドレーンに対応する構成部
分の背面は金属配線４８で被覆されている。
分の背面は金属配線４８で被覆されている。
作動中、かかる構成は一般にその背面４８が最高の正電
圧（＋Ｖ□Ｔ）にあるように接続され、他のあらゆる金
属配線はそれより低い電圧にあり、ウェル１２の金属配
線４６は通常、接地されている。
圧（＋Ｖ□Ｔ）にあるように接続され、他のあらゆる金
属配線はそれより低い電圧にあり、ウェル１２の金属配
線４６は通常、接地されている。
上述の構成はその簡単さにおいて特に有利である。実際
、それが必要とするマスキングやドーピングステップの
数は最小である。上にみたように、ドーピングの形式は
５つしかない。
、それが必要とするマスキングやドーピングステップの
数は最小である。上にみたように、ドーピングの形式は
５つしかない。
しかし、この簡単さはかかる構成において限定された数
の構成部分しかもたらし得ないことになる。
の構成部分しかもたらし得ないことになる。
使用者は、低コストと信頼性を維持しつつ、順方向に作
用する傾向を持つ（Ｐ領域での電圧がＮ領域での電圧よ
りも高い電圧で電導性の）ＰＮダイオードのような追加
構成要素を用いることを望む。
用する傾向を持つ（Ｐ領域での電圧がＮ領域での電圧よ
りも高い電圧で電導性の）ＰＮダイオードのような追加
構成要素を用いることを望む。
第２図は第１図に示す形式の構成でのＰＮダイオードの
実施例の構成図である。ＰＮダイオードはウェル１２の
エンハンスメント型Ｐ領域とウェル１２で形式されたＮ
＋領域５０の間に形成される。Ｎ＋領域５０の上部面は
金属配線５１で被覆され、ウェル１２で形成されたＰ＋
領域５２は金属配線５３で被覆されている。かくて、金
属配線５３と５１の間で順方向に作用する傾向を有する
ダイオードが効果的に得られる。
実施例の構成図である。ＰＮダイオードはウェル１２の
エンハンスメント型Ｐ領域とウェル１２で形式されたＮ
＋領域５０の間に形成される。Ｎ＋領域５０の上部面は
金属配線５１で被覆され、ウェル１２で形成されたＰ＋
領域５２は金属配線５３で被覆されている。かくて、金
属配線５３と５１の間で順方向に作用する傾向を有する
ダイオードが効果的に得られる。
しかし、実用的な実施においては、かかる構成は用いら
れない。第１の欠点としては、ウェルは金属配線５３へ
の接続により設定された電圧にあり、それが望ましいに
もかかわらず接地状態を維持されない。しかし、特に第
２の欠点として、ＰＮダイオードが電導性で電流が金属
配線５３から金属配線５１へ流れる際、この電流は寄生
ＮＰＮトランジスタ５４のベース電流を構成し、そのエ
ミッタは領域５０に対応し、ベースはＰウェル１２に、
コレクタは金属配線４８に接続されたＮ／Ｎ＋基板に対
応する。この寄生トランジスタは高品質トランジスタで
あり、すなわち高利得を有する。この利得が２０−５０
の場合、これは金属配線５３と５１の間を流れる電流が
ある毎に２０倍から５０倍高い電流が金属配線４８及び
５１の間を流れることを意味する。寄生トランジスタに
おけるこの電流は電力構成要素では並列であり、構成が
オーバーヒートしたり破壊されたりしかねないような非
常に高い電流になりやすい。
れない。第１の欠点としては、ウェルは金属配線５３へ
の接続により設定された電圧にあり、それが望ましいに
もかかわらず接地状態を維持されない。しかし、特に第
２の欠点として、ＰＮダイオードが電導性で電流が金属
配線５３から金属配線５１へ流れる際、この電流は寄生
ＮＰＮトランジスタ５４のベース電流を構成し、そのエ
ミッタは領域５０に対応し、ベースはＰウェル１２に、
コレクタは金属配線４８に接続されたＮ／Ｎ＋基板に対
応する。この寄生トランジスタは高品質トランジスタで
あり、すなわち高利得を有する。この利得が２０−５０
の場合、これは金属配線５３と５１の間を流れる電流が
ある毎に２０倍から５０倍高い電流が金属配線４８及び
５１の間を流れることを意味する。寄生トランジスタに
おけるこの電流は電力構成要素では並列であり、構成が
オーバーヒートしたり破壊されたりしかねないような非
常に高い電流になりやすい。
かくて、上記の技術では、順方向に作動する傾向を有す
るダイオードを有することは、簡単な方法では可能でな
い。従来技術では、この問題を解決するため、（寄生ト
ランジスタに関する問題を完全に除去していないカリ追
加ウェルを加えることによる一層複雑な技術や、極性検
出がＭＯＳを電導性にするいわゆる能動的ダイオード構
成に活路を見出すことになった。この第２の方法は充分
と思われるが、シリコン面が重要となる比較的複雑な回
路の使用を必要とする。
るダイオードを有することは、簡単な方法では可能でな
い。従来技術では、この問題を解決するため、（寄生ト
ランジスタに関する問題を完全に除去していないカリ追
加ウェルを加えることによる一層複雑な技術や、極性検
出がＭＯＳを電導性にするいわゆる能動的ダイオード構
成に活路を見出すことになった。この第２の方法は充分
と思われるが、シリコン面が重要となる比較的複雑な回
路の使用を必要とする。
かくて、本発明の目的は、ＶＤＭＯ３形式の縦形電力Ｍ
Ｏ３）ランジスタや横形論理トランジスタを含む、５つ
のドーピングステップのみで得られる集積回路における
ダイオードを製造する際に遭遇する問題を解決すること
にあり、この方法は５ステツプドーピングと単一金属配
線レベル技術を維持しながら実現される。
Ｏ３）ランジスタや横形論理トランジスタを含む、５つ
のドーピングステップのみで得られる集積回路における
ダイオードを製造する際に遭遇する問題を解決すること
にあり、この方法は５ステツプドーピングと単一金属配
線レベル技術を維持しながら実現される。
及丑立里里
これら目的及び他の目的を達成するため、本発明は縦形
トランジスタ形式の電力素子と、デプレッション型・エ
ンハンスメント型横形ＭＯ３）ランジスタ形式より成る
論理素子とより成り、Ｎ／Ｎ＋形式のエピタキシャル基
板において、特に論理トランジスタが形式されるウェル
に対応する領域を形式する第１のＰ形ドーピングステッ
プと、オーム接触をなさしめる高ドーピングレベルを有
する第２のＰ形ドーピングステップと、デプレッション
型ＭＯＳ）ランジスタのチャンネル領域を形成する第３
のＮ形ドーピングステップと、電力縦形トランジスタの
チャンネル領域に（それがＭＯＳ形式である時）対応す
る領域を形成する第４のＰ形ドーピングステップと、オ
ーム接触をなさしめる高ドーピングレベルを有する第５
のＮ形ドーピングステップと、エツチングにより種々の
金属配線された領域を形成する単一金属配線ステップと
より成る技術処理により形成される集積回路を提供する
。本発明によれば、第３のドーピングレベルから生じた
少なくとも１つの領域は、第１のドーピングステップか
ら生じたウェルで形成され、第５のドーピングステップ
により生じたリングにより囲まれ、該領域の表面部分は
該リングの表面部分と同様金属配線されている。
トランジスタ形式の電力素子と、デプレッション型・エ
ンハンスメント型横形ＭＯ３）ランジスタ形式より成る
論理素子とより成り、Ｎ／Ｎ＋形式のエピタキシャル基
板において、特に論理トランジスタが形式されるウェル
に対応する領域を形式する第１のＰ形ドーピングステッ
プと、オーム接触をなさしめる高ドーピングレベルを有
する第２のＰ形ドーピングステップと、デプレッション
型ＭＯＳ）ランジスタのチャンネル領域を形成する第３
のＮ形ドーピングステップと、電力縦形トランジスタの
チャンネル領域に（それがＭＯＳ形式である時）対応す
る領域を形成する第４のＰ形ドーピングステップと、オ
ーム接触をなさしめる高ドーピングレベルを有する第５
のＮ形ドーピングステップと、エツチングにより種々の
金属配線された領域を形成する単一金属配線ステップと
より成る技術処理により形成される集積回路を提供する
。本発明によれば、第３のドーピングレベルから生じた
少なくとも１つの領域は、第１のドーピングステップか
ら生じたウェルで形成され、第５のドーピングステップ
により生じたリングにより囲まれ、該領域の表面部分は
該リングの表面部分と同様金属配線されている。
寒旗透
前記及び本発明の他の目的、特徴、利点は、以下図面に
示されるような好ましい実施例を説明することにより、
明らかとなろう。
示されるような好ましい実施例を説明することにより、
明らかとなろう。
集積回路表示の分野で一般的なように、種々の層の横方
向の大きさや厚さは正確な比率で描かれておらず、それ
ら種々の層または層部分は、図面を見やすくするため、
適宜拡大されている。
向の大きさや厚さは正確な比率で描かれておらず、それ
ら種々の層または層部分は、図面を見やすくするため、
適宜拡大されている。
第３図は第１図に示す形式の構成で成る本発明よる構成
要素の部分断面図を示す。本発明によると、Ｐウェル１
２では、デプレッション型横形ＭＯＳトランジスタのチ
ャンネルに対応する第１図の領域１３と同じドーピング
から得られたＮ形領域６０が形成される。この領域６０
はＭＯＳ）ランジスタのドレーン及びソース領域３２−
３１１ｚ！：同じドーピングステップに対応するＮ＋形
リング６１により囲まれている。金属配線層はＮ領域６
０の上部面に接触する金属配線６２と、Ｎ＋クリング１
と接触する金属配線６３とを形成するためにエツチング
される。
要素の部分断面図を示す。本発明によると、Ｐウェル１
２では、デプレッション型横形ＭＯＳトランジスタのチ
ャンネルに対応する第１図の領域１３と同じドーピング
から得られたＮ形領域６０が形成される。この領域６０
はＭＯＳ）ランジスタのドレーン及びソース領域３２−
３１１ｚ！：同じドーピングステップに対応するＮ＋形
リング６１により囲まれている。金属配線層はＮ領域６
０の上部面に接触する金属配線６２と、Ｎ＋クリング１
と接触する金属配線６３とを形成するためにエツチング
される。
さらに、第３図は、上述の構成にも存在するが図示され
ていなかったシリコン酸化層６４を示す。
ていなかったシリコン酸化層６４を示す。
本発明の基本的な側面によれば、金属配線６２及び６３
は第１図の金属配線４１−４５と同じ金属配線の部分で
ある。それらは、たとえば、アルミニウム−シリコンで
できている。
は第１図の金属配線４１−４５と同じ金属配線の部分で
ある。それらは、たとえば、アルミニウム−シリコンで
できている。
この構成で、金属配線６２と６３の間で順方向に作動す
るダイオードが得られる。このダイオードはショットキ
ーダイオード構成を有するが、アルミニウム拡散がＮ層
６０で起きてＰＮ接合を形成するので金属配線がアルミ
ニウム−シリコン金属配線の際には、その作用は実際シ
ョットキーダイオードと従来型ＰＮダイオードの実質的
に中間である。その場合、ＰＮＰ寄生トランジスタが金
属配線６２、Ｎ形領域６０、Ｐウェル１２から生じる拡
散の間にある場合には、このトランジスタはｌよりもか
なり低い利得を有することになろう。
るダイオードが得られる。このダイオードはショットキ
ーダイオード構成を有するが、アルミニウム拡散がＮ層
６０で起きてＰＮ接合を形成するので金属配線がアルミ
ニウム−シリコン金属配線の際には、その作用は実際シ
ョットキーダイオードと従来型ＰＮダイオードの実質的
に中間である。その場合、ＰＮＰ寄生トランジスタが金
属配線６２、Ｎ形領域６０、Ｐウェル１２から生じる拡
散の間にある場合には、このトランジスタはｌよりもか
なり低い利得を有することになろう。
使用される技術が、横形トランジスタのデプレッション
型チャンネルに対応するＮ形拡散６０が接合深度０．７
ミクロンで表面濃度約１０１６原子／ ｃｒｌを有し、
金属配線はシリコン量１％でアルミニウム陰極スパッタ
リングにより形成されることを示す場合、ダイオードが
得られ、順方向の電圧降下ＶＦは０．４〜０．６ボルト
の間であり、その逆降伏電圧は３０ポルトであり、漏れ
電流は約３０ボルトの逆方向電圧につき１マイクロアン
ペアよりも低い。ＰＮＰ寄生トランジスタの利得はその
時１Ｏ−３よりも低い。
型チャンネルに対応するＮ形拡散６０が接合深度０．７
ミクロンで表面濃度約１０１６原子／ ｃｒｌを有し、
金属配線はシリコン量１％でアルミニウム陰極スパッタ
リングにより形成されることを示す場合、ダイオードが
得られ、順方向の電圧降下ＶＦは０．４〜０．６ボルト
の間であり、その逆降伏電圧は３０ポルトであり、漏れ
電流は約３０ボルトの逆方向電圧につき１マイクロアン
ペアよりも低い。ＰＮＰ寄生トランジスタの利得はその
時１Ｏ−３よりも低い。
かくて、本発明はＶＤＭＯＳ電力トランジスタと、エン
ハンスメント型・デプレッション型横形ＭＯＳｔ−ラン
ジスタより成る論理回路より成る構成を製造する従来型
技術処理に何ら手順を加えずに、ダイオードを形成する
ことを可能にする。
ハンスメント型・デプレッション型横形ＭＯＳｔ−ラン
ジスタより成る論理回路より成る構成を製造する従来型
技術処理に何ら手順を加えずに、ダイオードを形成する
ことを可能にする。
本構成には種々の変形が可能であり、たとえば構成要素
の全体の上部面でのアルミニウム−シリコン金属配線の
代わりに、Ｎ層とＰ＋接触の充分なオーム接触と電導性
を維持しつつ、低ドープされたＮ層でショットキーダイ
オードを形成するのにより適切な別の金属配線を用いる
ことも可能である。
の全体の上部面でのアルミニウム−シリコン金属配線の
代わりに、Ｎ層とＰ＋接触の充分なオーム接触と電導性
を維持しつつ、低ドープされたＮ層でショットキーダイ
オードを形成するのにより適切な別の金属配線を用いる
ことも可能である。
他方、本発明は縦形電力トランジスタがＭＯＳ形式であ
る場合について詳細に説明してきたが、このトランジス
タがバイポーラ形式であっても応用可能である。
る場合について詳細に説明してきたが、このトランジス
タがバイポーラ形式であっても応用可能である。
第１図は従来技術を示す図、
第２図は遭遇する問題を示す図、
第３図は本発明による構成の概略を示す断面図である。
１°パ電力縦形ＶＤＭＯＳトランジスタ、２・・・・デ
プレッション型Ｎチャンネル横形ＭＯＳ）ランジスタ、
３・・・・エンハンスメント型Ｎチャンネル横形ＭＯＳ
トランジスタ、１０・・・・エピタキシャル基板、１２
・−・ウェル、２１，２２．２３・・・・ゲート、３０
°チヤンネル領域、３２・・・・ソース、３３−３６−
・・ドレーン、５４・・・−ＮＰＮ ）ランジスタ。
プレッション型Ｎチャンネル横形ＭＯＳ）ランジスタ、
３・・・・エンハンスメント型Ｎチャンネル横形ＭＯＳ
トランジスタ、１０・・・・エピタキシャル基板、１２
・−・ウェル、２１，２２．２３・・・・ゲート、３０
°チヤンネル領域、３２・・・・ソース、３３−３６−
・・ドレーン、５４・・・−ＮＰＮ ）ランジスタ。
Claims (3)
- （１）縦形トランジスタ形式（１）の電力素子と、デプ
レッション型（２）・エンハンスメント型（３）の横形
ＭＯＳトランジスタより成る論理素子とより成り、Ｎ／
Ｎ＾＋エピタキシャル基板（１０、１１）において、 −論理トランジスタが形成されるウェル（１２）に対応
する領域を形成する第１のＰ形ドーピングステップと、 −オーム接触（１７、１８）をなさしめる高ドーピング
レベルを有する第２のＰ形ドーピングステップと、 −デプレッション型ＭＯＳトランジスタのチャンネル領
域（１３）を形成する第３のＮ形ドーピングステップと
、 −電力縦形トランジスタのチャンネル領域に（それがＭ
ＯＳ形式である時）対応する領域（３０）を形成する第
４のＰ形ドーピングステップと、−オーム接触（３２−
３６）をなさしめる高ドーピングレベルを有する第５の
Ｎ形ドーピングステップと、 −エッチングにより種々の金属配線された領域を形成す
る単一金属配線ステップと、 より成る技術処理を通じて実現され、第３のドーピング
レベルから生じた少なくとも１つの領域（６０）は第１
のドーピングステップから生じたウェル（１２）で形成
され、該領域は第５のドーピングステップにより生じた
リング（６１）により囲まれ、該領域の表面部分（６２
）は該リングの表面部分（６３）と同様金属配線されて
いることを特徴とする集積回路。 - （２）第３のドーピングステップは約１０＾１＾■原子
／ｃｍ＾３のドーピングレベルを有するＮ形領域を形成
することを特徴とする請求項１記載の集積回路。 - （３）金属配線層は陰極スパッタリングにより得られた
約１％のシリコン量を有するアルミニウム−シリコンで
あることを特徴とする請求項２記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8910386 | 1989-07-27 | ||
| FR8910386A FR2650439B1 (fr) | 1989-07-27 | 1989-07-27 | Circuit integre vdmos/logique comprenant une diode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360149A true JPH0360149A (ja) | 1991-03-15 |
Family
ID=9384380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198961A Pending JPH0360149A (ja) | 1989-07-27 | 1990-07-26 | ダイオードより成るｖｄｍｏｓ／論理集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5077586A (ja) |
| EP (1) | EP0410911B1 (ja) |
| JP (1) | JPH0360149A (ja) |
| KR (1) | KR910003805A (ja) |
| DE (1) | DE69024420T2 (ja) |
| FR (1) | FR2650439B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135814A (ja) * | 1999-11-02 | 2001-05-18 | Shindengen Electric Mfg Co Ltd | 縦型ｍｏｓ電界効果トランジスタ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278443A (en) * | 1990-02-28 | 1994-01-11 | Hitachi, Ltd. | Composite semiconductor device with Schottky and pn junctions |
| US5364801A (en) * | 1990-12-17 | 1994-11-15 | Texas Instruments Incorporated | Method of forming a charge pump circuit |
| JPH0575131A (ja) * | 1991-09-17 | 1993-03-26 | Fuji Electric Co Ltd | 半導体素子 |
| JP3186405B2 (ja) * | 1994-03-08 | 2001-07-11 | 富士電機株式会社 | 横型ｍｏｓｆｅｔ |
| FR2764735B1 (fr) * | 1997-06-17 | 1999-08-27 | Sgs Thomson Microelectronics | Protection du caisson logique d'un composant incluant un transistor mos de puissance integre |
| US6781804B1 (en) | 1997-06-17 | 2004-08-24 | Sgs-Thomson Microelectronics S.A. | Protection of the logic well of a component including an integrated MOS power transistor |
| JP2003142697A (ja) * | 2001-10-31 | 2003-05-16 | Sanyo Electric Co Ltd | 集積型ショットキーバリアダイオードおよびその製造方法 |
| CN105529262A (zh) * | 2014-09-29 | 2016-04-27 | 无锡华润华晶微电子有限公司 | 一种垂直双扩散金属氧化物半导体场效应管及其制作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1539784A (en) * | 1975-02-13 | 1979-02-07 | Honeywell Inc | Integrated circuit rectifier |
| GB2137412B (en) * | 1983-03-15 | 1987-03-04 | Standard Telephones Cables Ltd | Semiconductor device |
| JPS61168253A (ja) * | 1985-01-19 | 1986-07-29 | Sharp Corp | 高耐圧ｍｏｓ電界効果半導体装置 |
| EP0213425B1 (de) * | 1985-08-26 | 1992-05-06 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator und einer Schottky-Diode |
| GB2186117B (en) * | 1986-01-30 | 1989-11-01 | Sgs Microelettronica Spa | Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication |
| GB2206993A (en) * | 1987-06-08 | 1989-01-18 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
| US4811065A (en) * | 1987-06-11 | 1989-03-07 | Siliconix Incorporated | Power DMOS transistor with high speed body diode |
| US4874714A (en) * | 1988-06-02 | 1989-10-17 | Texas Instruments Incorporated | Method of making laterally oriented Schottky diode |
-
1989
- 1989-07-27 FR FR8910386A patent/FR2650439B1/fr not_active Expired - Lifetime
-
1990
- 1990-07-23 DE DE69024420T patent/DE69024420T2/de not_active Expired - Fee Related
- 1990-07-23 EP EP90420355A patent/EP0410911B1/fr not_active Expired - Lifetime
- 1990-07-24 KR KR1019900011269A patent/KR910003805A/ko not_active Application Discontinuation
- 1990-07-26 US US07/557,842 patent/US5077586A/en not_active Expired - Lifetime
- 1990-07-26 JP JP2198961A patent/JPH0360149A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135814A (ja) * | 1999-11-02 | 2001-05-18 | Shindengen Electric Mfg Co Ltd | 縦型ｍｏｓ電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0410911B1 (fr) | 1995-12-27 |
| KR910003805A (ko) | 1991-02-28 |
| DE69024420T2 (de) | 1996-08-01 |
| EP0410911A1 (fr) | 1991-01-30 |
| FR2650439A1 (fr) | 1991-02-01 |
| FR2650439B1 (fr) | 1991-11-15 |
| US5077586A (en) | 1991-12-31 |
| DE69024420D1 (de) | 1996-02-08 |
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