JPH01189955A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01189955A JPH01189955A JP63016163A JP1616388A JPH01189955A JP H01189955 A JPH01189955 A JP H01189955A JP 63016163 A JP63016163 A JP 63016163A JP 1616388 A JP1616388 A JP 1616388A JP H01189955 A JPH01189955 A JP H01189955A
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- Japan
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- well
- low resistance
- resistance region
- latchup
- drain
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 17
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関する。
従来、ＣＭＯＳに代表される寄生ＰＮＰトランジスタ及
び寄生ＮＰＮ）ランジスタを有する半導体チップでは、
入力端子に過電圧が印加されると、過電流が流れ続けて
素子破壊に至るラッチアップ現象が起こることがある。
び寄生ＮＰＮ）ランジスタを有する半導体チップでは、
入力端子に過電圧が印加されると、過電流が流れ続けて
素子破壊に至るラッチアップ現象が起こることがある。
第７図は従来の半導体チップの一例を示す断面図、第８
図は従来の半導体チップの一例の作用を説明するための
断面模式図である。
図は従来の半導体チップの一例の作用を説明するための
断面模式図である。
このようなＣＭＯ９構造において、電源端子ＶＤＤと接
地端子ＧＮＤ址の間に寄生ＰＮＰ トランジスタＴｌと
寄生ＮＰＮ）ランジスタＴ２が存在する。この二つの寄
生トランジスタＴ １． Ｔ ２によって構成されるＰ
ＮＰＮサイリスタ楕遣は、順方向降伏電圧以上の電圧が
加わるとオン状態になり、大電流が流れ、その状態が保
持されることになる。
地端子ＧＮＤ址の間に寄生ＰＮＰ トランジスタＴｌと
寄生ＮＰＮ）ランジスタＴ２が存在する。この二つの寄
生トランジスタＴ １． Ｔ ２によって構成されるＰ
ＮＰＮサイリスタ楕遣は、順方向降伏電圧以上の電圧が
加わるとオン状態になり、大電流が流れ、その状態が保
持されることになる。
ラッチアップを防止する方法として、Ｐウェル３の幅を
広くして、実効的にベース幅を広くする方法や、エピタ
キシアル層１４を用いて、基板抵抗Ｒｓｕｂ 、 Ｒｖ
ｅｌｌを下げてラッチアップが起こる電流値を大きくす
る方法などがあった。
広くして、実効的にベース幅を広くする方法や、エピタ
キシアル層１４を用いて、基板抵抗Ｒｓｕｂ 、 Ｒｖ
ｅｌｌを下げてラッチアップが起こる電流値を大きくす
る方法などがあった。
上述した従来の半導体装置は、チップ構造の微細化に伴
い、寄生トランジスタのベース幅も狭くせざるを得す、
このような従来の方法ではラッチアップ耐圧の向上を図
ることが困難になり、又、エピタキシアル層を用いる場
合、エピタキシアル基板は通常の半導体基板よりも高価
であり、しかもエピタキシアル層の厚さと、不純物濃度
のばらつきも大きいため、量産性に欠けるという欠点が
あった。
い、寄生トランジスタのベース幅も狭くせざるを得す、
このような従来の方法ではラッチアップ耐圧の向上を図
ることが困難になり、又、エピタキシアル層を用いる場
合、エピタキシアル基板は通常の半導体基板よりも高価
であり、しかもエピタキシアル層の厚さと、不純物濃度
のばらつきも大きいため、量産性に欠けるという欠点が
あった。
本発明の目的は、ラッチアップ耐圧の向上を図るため、
容易に基板抵抗を下げることが可能な半導体装置を提供
することにある。
容易に基板抵抗を下げることが可能な半導体装置を提供
することにある。
本発明の半導体装置は、−導電型半導体基板と、前記半
導体基板に設けた少なくとも一つの逆導電型ウェルと、
前記ウェル内に設けた一導電型電界効果トランジスタと
を有する半導体装置において、前記ウェルの下方に低抵
抗領域を設けたことを備えて構成される。
導体基板に設けた少なくとも一つの逆導電型ウェルと、
前記ウェル内に設けた一導電型電界効果トランジスタと
を有する半導体装置において、前記ウェルの下方に低抵
抗領域を設けたことを備えて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す断面図、第２図は
第１の実施例の作用を説明するための断面模式図である
。
第１の実施例の作用を説明するための断面模式図である
。
Ｎ−シリコン基板１に熱拡散法によりＮ″″低抵抗領域
１を形成する。次に、Ｐウェル３を形成した後、熱酸化
によりフィールド酸化膜４を形成する０次に、Ｐ型及び
Ｎ型のイオンをそれぞれ注入して、Ｎ＋ドレイン７、Ｎ
＋ソース６及びＰ＋ドレイン９．Ｐ＋ソース８を形成す
る。次に、多結晶シリコンゲート１０を設け、アルミニ
ウムをスパッタ法又は蒸着法により被着し、ホトリソグ
ラフィ技術により、電極及び配線を設けＣＭＯ３とする
。
１を形成する。次に、Ｐウェル３を形成した後、熱酸化
によりフィールド酸化膜４を形成する０次に、Ｐ型及び
Ｎ型のイオンをそれぞれ注入して、Ｎ＋ドレイン７、Ｎ
＋ソース６及びＰ＋ドレイン９．Ｐ＋ソース８を形成す
る。次に、多結晶シリコンゲート１０を設け、アルミニ
ウムをスパッタ法又は蒸着法により被着し、ホトリソグ
ラフィ技術により、電極及び配線を設けＣＭＯ３とする
。
本実施例において、電源端子ＶＤＤと接地端子ＧＮＤと
の間に発生する寄生ＰＮＰトランジスタＴ１及び寄生Ｎ
ＰＮトランジスタＴ２は、基板抵抗Ｒｓｕｂが低抵抗領
域１のために下がり、ラッチアップが起こる電流値が大
きくなるため、極めて容易にラッチアップを防止する効
果を有することになる。
の間に発生する寄生ＰＮＰトランジスタＴ１及び寄生Ｎ
ＰＮトランジスタＴ２は、基板抵抗Ｒｓｕｂが低抵抗領
域１のために下がり、ラッチアップが起こる電流値が大
きくなるため、極めて容易にラッチアップを防止する効
果を有することになる。
第３図は本発明の第２の実施例を示す断面図、第４図は
第２の実施例の作用を説明するための断面模式図である
。
第２の実施例の作用を説明するための断面模式図である
。
第２の実施例では、Ｎ−シリコン基板２のＰウェル３に
近い領域にＮ＋低抵抗領域１をイオン注入法により形成
する。
近い領域にＮ＋低抵抗領域１をイオン注入法により形成
する。
本実施例では、低抵抗領域がウェルにより近いため、基
板抵抗Ｒｓｕｂを下げる効果がより大きくなり、ラッチ
アップ耐圧の向上を図れる。
板抵抗Ｒｓｕｂを下げる効果がより大きくなり、ラッチ
アップ耐圧の向上を図れる。
第５図は本発明の第３の実施例を示す断面図、第６図は
第３の実施例の作用を説明するための断面模式図である
。
第３の実施例の作用を説明するための断面模式図である
。
第３の実施例では、Ｎ−シリコン基板２に、Ｐウェル３
とＮウェル１１を形成した両つェル楕遣の場合であり、
各ウェルの底部にＰ＋低抵抗領域１２と、Ｎ＋低抵抗領
域１をそれぞれ設けている。
とＮウェル１１を形成した両つェル楕遣の場合であり、
各ウェルの底部にＰ＋低抵抗領域１２と、Ｎ＋低抵抗領
域１をそれぞれ設けている。
本実施例では、低抵抗領域が各ウェル底部にあるため、
埋込層の抵抗Ｒｆｌｕｌ、 Ｒｆｌｕ２を下げる効果が
より大きくなり、ラッチアップ耐圧の向上を図れる。
埋込層の抵抗Ｒｆｌｕｌ、 Ｒｆｌｕ２を下げる効果が
より大きくなり、ラッチアップ耐圧の向上を図れる。
以上説明したように、本発明は、半導体チップの微細下
に伴い、従来の方法ではラッチアップ耐圧の向上が困難
な場合でも、低抵抗領域をウェルの下方に設けることに
より、エピタキシアル層を用いなくても、極めて容易に
ラッチアップ耐圧を向上することが可能となる。
に伴い、従来の方法ではラッチアップ耐圧の向上が困難
な場合でも、低抵抗領域をウェルの下方に設けることに
より、エピタキシアル層を用いなくても、極めて容易に
ラッチアップ耐圧を向上することが可能となる。
第１図は本発明の第１の実施例を示す断面図、第２図は
第１の実施例の作用を説明するための断面模式図、第３
図は本発明の第２の実施例を示す断面図、第４図は第２
の実施例の作用を説明するための断面模式図、第５図は
本発明の第３の実施例を示す断面図、第６図は第３の実
施例の作用を説明するための断面模式図、第７図は従来
の半導体チップの一例を示す断面図、第８図は従来の半
導体チップの一例の作用を説明するための断面模式図で
ある。 １・・・Ｎ＋低抵抗領域、２・・・Ｎ−シリコン基板、
３・・・Ｐウェル、４・・・フィールド酸化膜、５・・
・アルミニウム、６・・・Ｎ＋ソース、７・・・Ｎ＋ド
レイン、８・・・Ｐ＋ソース、９・・・Ｐ＋ドレイン、
１０・・・多結晶シリコンゲート、１１・・・Ｎウェル
、１２・・・Ｐ＋低抵抗領域、１３・・・Ｎ＋シリコン
基板、１４・・・Ｎ−エピタキシアル層。
第１の実施例の作用を説明するための断面模式図、第３
図は本発明の第２の実施例を示す断面図、第４図は第２
の実施例の作用を説明するための断面模式図、第５図は
本発明の第３の実施例を示す断面図、第６図は第３の実
施例の作用を説明するための断面模式図、第７図は従来
の半導体チップの一例を示す断面図、第８図は従来の半
導体チップの一例の作用を説明するための断面模式図で
ある。 １・・・Ｎ＋低抵抗領域、２・・・Ｎ−シリコン基板、
３・・・Ｐウェル、４・・・フィールド酸化膜、５・・
・アルミニウム、６・・・Ｎ＋ソース、７・・・Ｎ＋ド
レイン、８・・・Ｐ＋ソース、９・・・Ｐ＋ドレイン、
１０・・・多結晶シリコンゲート、１１・・・Ｎウェル
、１２・・・Ｐ＋低抵抗領域、１３・・・Ｎ＋シリコン
基板、１４・・・Ｎ−エピタキシアル層。
Claims (1)
- 一導電型半導体基板と、前記半導体基板に設けた少な
くとも一つの逆導電型ウェルと、前記ウェル内に設けた
一導電型電界効果トランジスタとを有する半導体装置に
おいて、前記ウェルの下方に低抵抗領域を設けたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016163A JPH01189955A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016163A JPH01189955A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189955A true JPH01189955A (ja) | 1989-07-31 |
Family
ID=11908839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016163A Pending JPH01189955A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189955A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4212822A1 (de) * | 1991-04-17 | 1992-10-22 | Mitsubishi Electric Corp | Halbleitervorrichtung mit doppelt gebildeter wanne und verfahren zum herstellen einer solchen |
| US5446305A (en) * | 1991-04-17 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with double structured well |
| US5478761A (en) * | 1989-11-24 | 1995-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of producing semiconductor device having first and second type field effect transistors |
| JP2009516361A (ja) * | 2005-10-14 | 2009-04-16 | シリコン・スペース・テクノロジー・コーポレイション | 耐放射線性のあるアイソレーション構造及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150849A (en) * | 1980-04-23 | 1981-11-21 | Hitachi Ltd | Semiconductor integratd circuit device |
| JPS59181658A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体装置 |
| JPS61240671A (ja) * | 1985-04-17 | 1986-10-25 | Sony Corp | 相補型電界効果トランジスタの製法 |
| JPS62239567A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-01-26 JP JP63016163A patent/JPH01189955A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56150849A (en) * | 1980-04-23 | 1981-11-21 | Hitachi Ltd | Semiconductor integratd circuit device |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478761A (en) * | 1989-11-24 | 1995-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of producing semiconductor device having first and second type field effect transistors |
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| JP2009516361A (ja) * | 2005-10-14 | 2009-04-16 | シリコン・スペース・テクノロジー・コーポレイション | 耐放射線性のあるアイソレーション構造及びその製造方法 |
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