JPS61240671A - 相補型電界効果トランジスタの製法 - Google Patents
相補型電界効果トランジスタの製法Info
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- JPS61240671A JPS61240671A JP60082082A JP8208285A JPS61240671A JP S61240671 A JPS61240671 A JP S61240671A JP 60082082 A JP60082082 A JP 60082082A JP 8208285 A JP8208285 A JP 8208285A JP S61240671 A JPS61240671 A JP S61240671A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型電界効果トランジスタ（以下Ｃ−ＭＯ３
という）、即ち共通の半導体基板上にｐチャンネル型の
絶縁ゲート型電界効果トランジスタ（以下ｐ−ＭＯ３と
いう）と、２チヤンネル型の絶縁ゲート型電界効果トラ
ンジスタ（以下ｎ−ＭＯ３という）とを形成するＣ−Ｍ
ＯＳの製法に関する。
という）、即ち共通の半導体基板上にｐチャンネル型の
絶縁ゲート型電界効果トランジスタ（以下ｐ−ＭＯ３と
いう）と、２チヤンネル型の絶縁ゲート型電界効果トラ
ンジスタ（以下ｎ−ＭＯ３という）とを形成するＣ−Ｍ
ＯＳの製法に関する。
本発明は共通の半導体基板に、ｐ−ＭＯＳとｎ−ＭＯＳ
とを形成するものであるが、特にこの半導体基板内にイ
オン注入法によって半導体基板と同導電型の不純物をイ
オン注入して高濃度の不純物領域を形成し、これによっ
てラチアップの防止を図るものである。
とを形成するものであるが、特にこの半導体基板内にイ
オン注入法によって半導体基板と同導電型の不純物をイ
オン注入して高濃度の不純物領域を形成し、これによっ
てラチアップの防止を図るものである。
一般に、Ｃ−ＭＯＳは、第３図に示すように、第１導電
型、例えばｎ型の半導体基板（１）に、その１主面（１
ａ）に臨んで選択的に第２導電型の例えばｐ型の島領域
（２）いわゆるｐ−ウェルが形成され、この島領域（２
）上に夫々第１導電型のｎ型のソース領域（３）及びド
レイン領域（４）が選択的に形成され、これら領域（３
）及び（４）間上にゲート絶縁層（５）を介してゲート
電極（６）が被着形成されて第１導電型のチャンネルの
ＭＯＳ、この例ではｎ−ＭＯＳが形成され、島領域（２
）外において、主面（１ａ）に臨んでｐ型のソース及び
ドレイン各領域（１３）及び（１４）が形成され、これ
ら領域（１３）及び（１４）間上にゲート絶縁層（１５
）を介してゲート電極（１６）が被着形成されて第２導
電型のｐチャンネルのｐ−ＭＯＳが形成されてなる。（
７）及び（８）は夫々上ＭＯ５のソース及びドレイン各
領域（３）及び（４）上に夫々オーミックに被着された
ソース及びドレイン各電極で、（１７）及び（１８）は
夫々ｎ−ＭＯ３のソース及びドレイン各領域（１３）及
び（１４）上に夫々オーミックに被着されたソース及び
ドレイン各電極を示す。
型、例えばｎ型の半導体基板（１）に、その１主面（１
ａ）に臨んで選択的に第２導電型の例えばｐ型の島領域
（２）いわゆるｐ−ウェルが形成され、この島領域（２
）上に夫々第１導電型のｎ型のソース領域（３）及びド
レイン領域（４）が選択的に形成され、これら領域（３
）及び（４）間上にゲート絶縁層（５）を介してゲート
電極（６）が被着形成されて第１導電型のチャンネルの
ＭＯＳ、この例ではｎ−ＭＯＳが形成され、島領域（２
）外において、主面（１ａ）に臨んでｐ型のソース及び
ドレイン各領域（１３）及び（１４）が形成され、これ
ら領域（１３）及び（１４）間上にゲート絶縁層（１５
）を介してゲート電極（１６）が被着形成されて第２導
電型のｐチャンネルのｐ−ＭＯＳが形成されてなる。（
７）及び（８）は夫々上ＭＯ５のソース及びドレイン各
領域（３）及び（４）上に夫々オーミックに被着された
ソース及びドレイン各電極で、（１７）及び（１８）は
夫々ｎ−ＭＯ３のソース及びドレイン各領域（１３）及
び（１４）上に夫々オーミックに被着されたソース及び
ドレイン各電極を示す。
ところが、このＣ−ＭＯＳにおいては、例えば領域（１
４）−基板（１）−島領域（２）−領域（４）によるｐ
−ｎ−ｐ−ｎ寄生のサイリスクが生じ、これが出力Ｖｏ
ｕ を側からのノイズによってオンし、ドレイン電源電
圧ＶＤＤをとり除かない限りオンし続けて、Ｃ−ＭＯＳ
の特性劣化ないしは、破壊を来す、いわゆるラッチアッ
プ現象が生ずる。そこで、従来Ｃ−ＭＯ５においては、
同様に第３図に示すように、ｐ−Ｍｏ５と島領域との間
に半導体基板（１）と同導電型の高不純物濃度のドレイ
ン電源電圧ＶＤＤが印加されるｎ型のキャリア吸収領域
（１４）を選択的拡散によって形成し、またｐ型の島領
域（６）内または周辺にｎ−ＭＯＳをとり囲んで領域（
６）と同導電型のｐ型の高不純物濃度のソース電源電圧
ＶＳＳが印加されるキャリア吸収領域いわゆるガードリ
ング（１ｏ）を同様に選択的拡散によって形成し、これ
ら領域（９）及び（１ｏ）によってキャリア、即ち電子
及びボールを吸収するようにして寄生サイリスクがオン
しにくいようにしてラッチアップ耐量を上げるようにし
ている。
４）−基板（１）−島領域（２）−領域（４）によるｐ
−ｎ−ｐ−ｎ寄生のサイリスクが生じ、これが出力Ｖｏ
ｕ を側からのノイズによってオンし、ドレイン電源電
圧ＶＤＤをとり除かない限りオンし続けて、Ｃ−ＭＯＳ
の特性劣化ないしは、破壊を来す、いわゆるラッチアッ
プ現象が生ずる。そこで、従来Ｃ−ＭＯ５においては、
同様に第３図に示すように、ｐ−Ｍｏ５と島領域との間
に半導体基板（１）と同導電型の高不純物濃度のドレイ
ン電源電圧ＶＤＤが印加されるｎ型のキャリア吸収領域
（１４）を選択的拡散によって形成し、またｐ型の島領
域（６）内または周辺にｎ−ＭＯＳをとり囲んで領域（
６）と同導電型のｐ型の高不純物濃度のソース電源電圧
ＶＳＳが印加されるキャリア吸収領域いわゆるガードリ
ング（１ｏ）を同様に選択的拡散によって形成し、これ
ら領域（９）及び（１ｏ）によってキャリア、即ち電子
及びボールを吸収するようにして寄生サイリスクがオン
しにくいようにしてラッチアップ耐量を上げるようにし
ている。
ところが、このような構成による場合、集積回路の高密
度微細化に伴って選択的拡散によって形成するキャリア
吸収領域〔９）及び（１ｏ）の面積が縮小化されると、
これに伴って拡散の深さが小となるために、十分なキャ
リアの吸収、したがってランチアップの防止効果が得ら
れないという問題が生じてくる。
度微細化に伴って選択的拡散によって形成するキャリア
吸収領域〔９）及び（１ｏ）の面積が縮小化されると、
これに伴って拡散の深さが小となるために、十分なキャ
リアの吸収、したがってランチアップの防止効果が得ら
れないという問題が生じてくる。
そして、このような問題を改善するものとして、例えば
第４図に示すように、半導体基板［１）を、第１導電型
、例えばｎ型のサブストレイト（１１）上に低不純物濃
度のｎ型の半導体層をピタキシャル成長し、サブストレ
イｌ−，（１１）をキャリア吸収層とするものが提案さ
れている。尚、第４図において第３図と対応する部分に
は同一符号を付して重複説明を省略する。ところが、こ
の場合は、エピタキシャル成長の作業を伴うことによっ
て、その価格は第３図の場合の２倍以上にも高くなり、
このＣ−ＭＯＳによる集積回路の広面積化に伴い、その
価格はより高くなるという問題点がある。
第４図に示すように、半導体基板［１）を、第１導電型
、例えばｎ型のサブストレイト（１１）上に低不純物濃
度のｎ型の半導体層をピタキシャル成長し、サブストレ
イｌ−，（１１）をキャリア吸収層とするものが提案さ
れている。尚、第４図において第３図と対応する部分に
は同一符号を付して重複説明を省略する。ところが、こ
の場合は、エピタキシャル成長の作業を伴うことによっ
て、その価格は第３図の場合の２倍以上にも高くなり、
このＣ−ＭＯＳによる集積回路の広面積化に伴い、その
価格はより高くなるという問題点がある。
（発明が解決しようとする問題点〕
本発明は、ラッチアップ防止の作用を確実に行うことが
でき、しかも廉価に製造することができるようにしたＣ
−ＭＯＳの製法を提供するものである。
でき、しかも廉価に製造することができるようにしたＣ
−ＭＯＳの製法を提供するものである。
Ｃ問題点を解決するための手段〕
本発明においても、第１図に示すように第１導電型例え
ばｎ型の半導体基板（１）の−主面（１ａ）に臨んでそ
の一部に、第１の電界効果トランジスタ例えばｐ−ＭＯ
Ｓを形成し、他部に選択的に第２導電型例えばｐ型の島
領域を形成し、ここに第２の電界効果トランジスタ例え
ばｎチャンネル型の絶縁ゲート型電界効果トランジスタ
ｎ−ＭＯＳを形成するものであるが、特に本発明におい
ては半導体基板＋１１中に高不純物の第１導電型の不純
物領域（２２）を特に高エネルギーのイオン注入によっ
て形成する。
ばｎ型の半導体基板（１）の−主面（１ａ）に臨んでそ
の一部に、第１の電界効果トランジスタ例えばｐ−ＭＯ
Ｓを形成し、他部に選択的に第２導電型例えばｐ型の島
領域を形成し、ここに第２の電界効果トランジスタ例え
ばｎチャンネル型の絶縁ゲート型電界効果トランジスタ
ｎ−ＭＯＳを形成するものであるが、特に本発明におい
ては半導体基板＋１１中に高不純物の第１導電型の不純
物領域（２２）を特に高エネルギーのイオン注入によっ
て形成する。
尚、第１図において、第３図及び第４図と対応する部分
には同一符号を付す。
には同一符号を付す。
上述したように本発明製法においては、半導体基板（１
）中に高濃度の第１導電型の不純物領域（２２）を形成
したので、これにより効率良くキャリアの吸収を行うこ
とができラッチアップの防止を図ることができるもので
あるが、この不純物領域（２２）を特にイオン注入によ
って形成したことによってその製造作業が極めて簡単と
なり廉価に製造できる。また打ち込みエネルギーを制御
することによって領域（２２）を基板＋１１中の任意の
深さ位置に形成することができるのでキャリアの吸収を
効果的に行うようにすることができ、これに伴って基板
（１１の主面（１ａ）側に形成するキャリアの吸収領域
は、これを浅く、したがって小面積に形成することがで
きるので、集積密度の向上をはかることができる。
）中に高濃度の第１導電型の不純物領域（２２）を形成
したので、これにより効率良くキャリアの吸収を行うこ
とができラッチアップの防止を図ることができるもので
あるが、この不純物領域（２２）を特にイオン注入によ
って形成したことによってその製造作業が極めて簡単と
なり廉価に製造できる。また打ち込みエネルギーを制御
することによって領域（２２）を基板＋１１中の任意の
深さ位置に形成することができるのでキャリアの吸収を
効果的に行うようにすることができ、これに伴って基板
（１１の主面（１ａ）側に形成するキャリアの吸収領域
は、これを浅く、したがって小面積に形成することがで
きるので、集積密度の向上をはかることができる。
更に、第１図を参照して本発明の一例を詳細に説明する
。
。
第１導電型例えば、ｎ型の半導体基板（１）を設け、そ
の−主面（１ａ）側からｎ型の不純物イオンを高エネル
ギーをもってイオン注入して半導体基板（１）の所定の
深さ位置に所定の厚さをもって高濃度の第１導電型の不
純物領域（２２）を形成する。この高不純物濃度領域（
２２）は、図示のように半導体基板（２１）の面方向の
全域に渡って形成することもできるし一部に選択的に形
成することもできる。
の−主面（１ａ）側からｎ型の不純物イオンを高エネル
ギーをもってイオン注入して半導体基板（１）の所定の
深さ位置に所定の厚さをもって高濃度の第１導電型の不
純物領域（２２）を形成する。この高不純物濃度領域（
２２）は、図示のように半導体基板（２１）の面方向の
全域に渡って形成することもできるし一部に選択的に形
成することもできる。
また、同様にｎ型の不純物をイオン注入法、或いは拡散
法によって筋不純物濃度領域（２２）に達する深さ或い
は達することのない深さに選択的に導入して第１導電型
の高濃度のキャリア吸収効果と、領域（２２）に対する
電圧供給のための領域（２３）を例えばリング状に形成
する。そして、この領域（２３）のリングによって囲ま
れた部分に第２導電型、図の例ではｐ型の不純物を同様
に、例えば選択的イオン注入によって形成して第２導電
型の島領域、即ちウェル（２）を形成する。そして、こ
の島領域（２）上に、選択的にこれと異なる導電型、図
示の例ではｎ型の不純物を高濃度に選択的にイオン注入
法、或いは拡散法等によって形成してソース領域（３）
及びドレイン領域（４）を形成Ｊ−る。そしてその外周
を囲んでリング状に第２導電型即ら島領域（２）と同導
電型のキャリア吸収効果即ちガードリング（１０）を選
択的イオン注入法或いは拡散法によって形成する。
法によって筋不純物濃度領域（２２）に達する深さ或い
は達することのない深さに選択的に導入して第１導電型
の高濃度のキャリア吸収効果と、領域（２２）に対する
電圧供給のための領域（２３）を例えばリング状に形成
する。そして、この領域（２３）のリングによって囲ま
れた部分に第２導電型、図の例ではｐ型の不純物を同様
に、例えば選択的イオン注入によって形成して第２導電
型の島領域、即ちウェル（２）を形成する。そして、こ
の島領域（２）上に、選択的にこれと異なる導電型、図
示の例ではｎ型の不純物を高濃度に選択的にイオン注入
法、或いは拡散法等によって形成してソース領域（３）
及びドレイン領域（４）を形成Ｊ−る。そしてその外周
を囲んでリング状に第２導電型即ら島領域（２）と同導
電型のキャリア吸収効果即ちガードリング（１０）を選
択的イオン注入法或いは拡散法によって形成する。
また島領域（２）外の電極取り出し領域（２３）の外側
に、例えば吸収領域（１０）と同一の工程において第２
導電型、即ちこの例ではｐ型の不純物を選択的にイオン
注入或いは拡散して高濃度のソース領域（１３）とドレ
イン領域（１４）とを形成する。
に、例えば吸収領域（１０）と同一の工程において第２
導電型、即ちこの例ではｐ型の不純物を選択的にイオン
注入或いは拡散して高濃度のソース領域（１３）とドレ
イン領域（１４）とを形成する。
そして、各ソース領域（３）及びドレイン領域（４）向
上及びソース領域（１３）及びドレイン領域（Ｊ４）向
上に夫々ゲート絶縁Ｎ（５）及び（１５）を介してゲー
ト電極（６）及び（１６）を被着し、各ソース領域（３
）及び（１３）とドレイン領域（４）及び（１４）上に
夫々ソース電極（７）及び（１７）とドレイン電極（８
）及び（１８）をオーミックに被着形成してｎ−ＭＯＳ
及びｐ−ＭＯＳを構成する。
上及びソース領域（１３）及びドレイン領域（Ｊ４）向
上に夫々ゲート絶縁Ｎ（５）及び（１５）を介してゲー
ト電極（６）及び（１６）を被着し、各ソース領域（３
）及び（１３）とドレイン領域（４）及び（１４）上に
夫々ソース電極（７）及び（１７）とドレイン電極（８
）及び（１８）をオーミックに被着形成してｎ−ＭＯＳ
及びｐ−ＭＯＳを構成する。
また上述の各電極の形成と同時に電極取り出し領ｊａ（
２３）及びキャリア吸収領域（１０）−ヒに夫々オーミ
ックに電極（２４）及び（２５）を形成する。
２３）及びキャリア吸収領域（１０）−ヒに夫々オーミ
ックに電極（２４）及び（２５）を形成する。
第２図は半導体基板（１）の深さ方向に関する不純物濃
度分布を示すもので曲線（４１）は吸収領域（１０）
、ソース領域（３１，（１，３） 、ドレイン領域（４
）。
度分布を示すもので曲線（４１）は吸収領域（１０）
、ソース領域（３１，（１，３） 、ドレイン領域（４
）。
（１４）の各不純物濃度分布を示すもので、これらの領
域においては、その不純物のピーク濃度は、例えば約１
０１０１９ａｔｏ ／ｃｘＡに選定される。また曲線（
４２）は領域（２）における不純物濃度分布を示し、そ
のピーク濃度は、約１０１０１６ａｔｏ ／ ｃ♂に選
定され、また曲線（４３）は埋め込まれた高不純物濃度
領域（２２）の不純物濃度分布を示しそのピーク値は約
１０′８ａｔｏｍｓ ／ ｃｔｌに選定される。
域においては、その不純物のピーク濃度は、例えば約１
０１０１９ａｔｏ ／ｃｘＡに選定される。また曲線（
４２）は領域（２）における不純物濃度分布を示し、そ
のピーク濃度は、約１０１０１６ａｔｏ ／ ｃ♂に選
定され、また曲線（４３）は埋め込まれた高不純物濃度
領域（２２）の不純物濃度分布を示しそのピーク値は約
１０′８ａｔｏｍｓ ／ ｃｔｌに選定される。
上述したように本発明によれば、半導体基板中にキャリ
アの吸収層となる高濃度の不純物領域を形成したので、
基板」二に臨んで形成するキャリア吸収領域を浅くした
がって小面積に形成できるので全体の面積の縮小化、１
．１１ｉ密度微細パターン化を図ることができるにも拘
らず確実なラチアップ防止を行うことができるものであ
る。また、この埋め込みの高濃度不純物領域（２２）を
イオン注入によって形成したことによっ゛Ｃ廉価に確実
に形成することができる。
アの吸収層となる高濃度の不純物領域を形成したので、
基板」二に臨んで形成するキャリア吸収領域を浅くした
がって小面積に形成できるので全体の面積の縮小化、１
．１１ｉ密度微細パターン化を図ることができるにも拘
らず確実なラチアップ防止を行うことができるものであ
る。また、この埋め込みの高濃度不純物領域（２２）を
イオン注入によって形成したことによっ゛Ｃ廉価に確実
に形成することができる。
第１図は本発明製法によって得た相補型型ｙＩ！効果ト
ランジスタの拡大路線的断面図、第２図はその説明に供
する不純物濃度分布図、第３図及び第４図は夫々従来の
製法によってｉがた帽補型電界効果トランジスタの各側
の拡大断面図である。 （１）は半導体基板、（２２）は埋め込みの高不純物濃
度領域、（２３）はその電極取り出しＶｉ域、（２）は
第２導電型の島領域、（１０）はキャリア吸収領域、（
３）及び（１３）はソース領域、（イ）及び（１４）は
ドレイン領域、（５）及び（１５）はゲート絶縁層、（
６）及び（１６）はゲート電極である。
ランジスタの拡大路線的断面図、第２図はその説明に供
する不純物濃度分布図、第３図及び第４図は夫々従来の
製法によってｉがた帽補型電界効果トランジスタの各側
の拡大断面図である。 （１）は半導体基板、（２２）は埋め込みの高不純物濃
度領域、（２３）はその電極取り出しＶｉ域、（２）は
第２導電型の島領域、（１０）はキャリア吸収領域、（
３）及び（１３）はソース領域、（イ）及び（１４）は
ドレイン領域、（５）及び（１５）はゲート絶縁層、（
６）及び（１６）はゲート電極である。
Claims (1)
- 【特許請求の範囲】 （ａ）第１導電型の半導体基板の一部に第１の電界効果
トランジスタを形成し、上記半導体基板の他部に選択的
に形成した第２導電型の領域に第２の電界効果トランジ
スタを形成する相補型電界効果トランジスタの製法にお
いて、 （ｂ）少なくとも上記第２導電型の領域の下に上記半導
体基板より高い不純物濃度の第１導電型の高不純物濃度
領域をイオン注入により形成することを特徴とする相補
型電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082082A JPH0770604B2 (ja) | 1985-04-17 | 1985-04-17 | 相補型電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082082A JPH0770604B2 (ja) | 1985-04-17 | 1985-04-17 | 相補型電界効果トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240671A true JPS61240671A (ja) | 1986-10-25 |
| JPH0770604B2 JPH0770604B2 (ja) | 1995-07-31 |
Family
ID=13764525
Family Applications (1)
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| JP60082082A Expired - Fee Related JPH0770604B2 (ja) | 1985-04-17 | 1985-04-17 | 相補型電界効果トランジスタの製法 |
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| JP (1) | JPH0770604B2 (ja) |
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1985
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