JP2846596B2 - 埋込み接合を有する半導体装置の製造方法 - Google Patents

埋込み接合を有する半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置を製造する方
法に関し、より特定的には、半導体材料のチップの上
に、接合を形成する反対の導電性の２つの領域を包含す
る構造体であって、該領域の一方はチップの前部の表面
により制限され、他方は埋込まれているもの、を形成す
る方法に関する。
【０００２】
【従来の技術】集積度を増大させることを指向する現在
のすう勢は、単一の半導体材料のチップの上に、相互に
大幅に相違する可能性のある構造上および機能上の特徴
を有する多種多様の電子的部品を包含する集積回路を設
計することに向かっている。このようにして、モノリシ
ックな構造体であって、基本的にはデジタル信号の処理
用のＣＭＯＳ（相補形金属酸化物半導体）の回路、基本
的にはアナログ信号の増幅用のバイポーラ回路、高電圧
大電流の発生および制御用のＤＭＯＳ（拡散金属酸化物
半導体）形とバイポーラ形の両方の電力用部品を包含す
るもの、が提供されてきている。
【０００３】そのような構造体は、順次の幾つかの化学
物理学的処理であって、知られている態様で高温度によ
る処理、絶縁性および導電性の層の付着、化学的蝕刻、
不純物の打込み、等を包含するもの、により同一の半導
体材料の薄片上に多数形成される。
【０００４】
【発明が解決しようとする課題】前記の工程の各個は、
製造上の欠陥に種々の程度に貢献するはずであり薄片を
破損する危険性を増大させるものであることにかんが
み、設計者の１つの重要な責務は、製造工程の多様性を
最小にして可能な最多数の部品を製造することである。
【０００５】或る場合には、複雑な集積回路は、埋込ま
れたツェナーダイオード、高速度バイポーラトランジス
タ、接合形電界効果トランジスタ、およびその他の部品
が形成されることを要求する可能性があり、これらの部
品は埋込まれた領域を必要とし、該埋込まれた領域にお
いては不純物の濃度および／または深さが大なる精度を
もって処理のパラメータの変動からできるだけ独立的に
決定されることができる。これらの要求を満たすため、
集積回路の他の部品の形成において既に要求されるもの
に加えて、特定のマスキングおよび不純物添加の段階が
用いられるべきである。
【０００６】このことを回避するために、場合によって
は、或る妥協が許容される。例えば、相補形ＭＯＳ電界
効果トランジスタ（ＣＭＯＳ）を包含する集積回路製造
用の工程において、ＣＭＯＳ対におけるＮチャンネルＭ
ＯＳトランジスタのＮ形のソースおよびドレイン領域を
形成するために複数の段階が設定され、ＣＭＯＳ対にお
けるＰチャンネルＭＯＳトランジスタのＰ形のソースお
よびドレイン領域を形成するために複数の段階が設定さ
れる。
【０００７】特に、このことは、２つのトランジスタの
ソースおよびドレイン区域を規定するためマスクを形成
し、第１の形式の不純物例えばひ素を打込み、第２の形
式の不純物例えばほう素を打込み、そして、打込まれた
不純物が拡散して特定の深さおよび濃度をもつＮ領域お
よびＰ領域を生成させることを可能にするために、おそ
らく特定の工程上の要求を満たすよう順次の幾つかの段
階をもつ、熱による処理を必然的にともなう。
【０００８】集積回路にツェナー形ダイオード、すなわ
ち、予め定められた逆方向降伏電圧を有するダイオー
ド、を加えるために、ほう素がひ素よりシリコン内にお
ける大なる拡散係数を有する事実にもとづき、前記と同
じＮ形およびＰ形の打込み物質を、ＣＭＯＳトランジス
タのソースおよびドレイン領域を形成するよう順次に交
互の配置になるように、重複する状態において、使用す
ることが提案されている。
【０００９】実際の方法においては、下記の操作が実行
される。すなわち、Ｎチャンネルトランジスタのソース
およびドレイン区域を規定するマスクは、ダイオードの
カソード領域を規定するよう開孔される；該マスクの開
孔を通して、ソースおよびドレインの開孔を通してと同
じように、ひ素原子がシリコン内へ打込まれる；初期に
ひ素原子を拡散させるために高温度における加熱の段階
が実行される；カソード区域内におけるダイオードのア
ノード領域への不純物添加用の区域を規定するためにＰ
チャンネルトランジスタ用のソースおよびドレイン区域
を規定するマスクが開孔される；これらの開口を通し
て、Ｐチャンネルトランジスタ用のソースおよびドレイ
ン開孔を通してと同じように、ほう素原子がシリコンに
打込まれる；そして、最後に、ひ素原子をさらに拡散さ
せ、ほう素原子をひ素およびその下方のシリコンを通し
てダイオードの活性アノード領域を構成するＰ形の埋込
み区域が得られるまで拡散させるために、高温度による
加熱の段階であって、このことがダイオードのカソード
領域を構成するＮ形領域をもつ接合を形成されるもの、
が実行される。
【００１０】このようにして得られたツェナーダイオー
ドは極めて広い限度内、例えば５Ｖないし８Ｖの範囲、
で変化する逆方向降伏電圧を有し、この変化は、通常、
ほう素の打込みに先立ってシリコンの表面上で成長した
薄い絶縁酸化物の厚さ、Ｎ形領域におけるひ素原子の濃
度、およびほう素打込みのエネルギのような制御不可能
な工程のパラメータに依存する。
【００１１】降伏電圧の工程パラメータへのこの過度の
依存を低減させるために、打込みの添加量およびまたは
エネルギを増大させることによりＮ形領域へのほう素の
侵入の深さを増大させることが提案されている。
【００１２】しかし、このことは、低い逆方向電圧（２
−４Ｖ）におけるトンネル効果による顕著な逆電流の貢
献により、相当に漸進的な逆方向の降伏特性を有するダ
イオードを生成させ、いずれにせよ、同じ打込みにより
形成された、Ｐチャンネルトランジスタのソースおよび
ドレイン領域はまた、修飾され、それにより、ＣＭＯＳ
対の理想的な設計パラメータからの偏移をもたらすので
ある。新しい工程の段階を加えることなく、同じ集積回
路において、高速度のバイポーラトランジスタまたは接
合形電界効果トランジスタ（ＪＦＥＴ）が形成されるべ
き場合に、前記に類似の問題に遭遇するのである。
【００１３】本発明の目的は本明細書のはじめに記載さ
れているような方法を提供し、それにより、埋込まれた
領域であって、濃度および／または深さが工程のパラメ
ータに弱く依存するのみであるものを得ること、したが
って、正確な再現可能な電気的特性を有する接合を得る
こと、ができるもの、を提供するにある。
【００１４】
【課題を解決するための手段】この目的は、本発明によ
れば、本明細書における特許請求の範囲の第１の請求項
に規定され特徴づけられる方法により達成される。
【００１５】本発明においては、チップの主要表面によ
り制限されたＮ形の導電性をもつ第１の領域（３２）、
およびチップ内に埋込まれ第１の領域（３２）とともに
接合を形成するＰ形の導電性（Ｐ）をもつ第２の領域
（３０）を包含する１つの構造体を、半導体材料のチッ
プ上に形成させる方法における、チップの主要表面の予
め定められた区域へひ素（Ａｓ）を含むＮ形の不純物を
導入する第１の不純物添加の段階、該区域の一部へほう
素（Ｂ）を含むＰ形の不純物を導入する第２の不純物添
加の段階、および、第１および第２の段階によりチップ
内へ導入された不純物を拡散させそれにより該第１（３
２）および第２の（３０）領域を形成させる高温度によ
る処理の段階、を具備する方法であって、第２の不純物
添加の段階および高温度による処理の段階はまた、チッ
プの主要な表面により制限され第１の領域（３２）から
隔離されたＰ形の導電性をもつ第３の領域（２９）を形
成するのに用いられ、第２の不純物添加の段階は、第１
の不純物添加の段階の後に実行され、高添加量と低エネ
ルギにおいてほう素を含むＰ形の不純物を打込む少くと
も１つのサブステップおよび低添加量と高エネルギにお
いてほう素を含むＰ形の不純物を打込む少くとも１つの
サブステップを具備し、その場合に、打込みの不純物、
添加量、およびエネルギは、第１の領域（３２）のｎ形
の導電性が第２の不純物添加の段階により補償されるこ
とも反転させられることもなく、第２の領域（３０）の
不純物の濃度が低添加量、高エネルギによる打込みのサ
ブステップのみに依存するように選択され、該高温度に
よる熱処理の段階は、第１の形式の不純物の添加の段階
にひきつづき、第２の形式の不純物の添加に先立つ第１
のサブステップ、および、第２の形式の不純物の添加の
段階にひきつづく第２のサブステップを具備する、こと
を特徴とする１つの構造体を形成させる方法、が提供さ
れる。
【００１６】本発明およびその利点は、本発明による方
法を用いて得られる半導体装置の３つの構造についての
以下の記述から、より明瞭に理解されることができる。
この記述は、添付の図面を参照した例示のためのもので
あり、限定のためのものではないと解釈されるべきであ
る。
【００１７】
【実施例】図１に示される部分的には従来形のものであ
る構造体を形成する主要な工程が、図１を参照しつつ以
下に簡単に説明される。
【００１８】符号１０を付されたＰ形微結晶形シリコン
の基板は、或る区域に対してはＮ形の不純物による、そ
の他の区域に対してはＳ形の不純物による打込みが行わ
れる；
【００１９】符号１１を付されたＮ形シリコンの層は基
板１０上で高温度においてエピタキシャル的に生長し、
この段階において、先行する段階において打込まれたＮ
形およびＰ形の不純物は拡散して、符号１２を付された
Ｎ＋形の領域、および符号１３を付された深い絶縁のＰ
形領域を形成する。必要であれば、エピタキシャル層１
１は、それにひきつづき、Ｎ形不純物による不純物添加
および拡散の段階により富化されることが可能である；
【００２０】表面において相互に隔離されるべき区域
は、局部的酸化物成長技術（ＬＯＣＯＳ，ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）を用いて
規定される；Ｐ形およびＮ形の不純物はエピタキシャル
層１１の選択された区域へ打込まれる；
【００２１】１９の符号を付された二酸化シリコンの領
域がＬＯＣＯＳ技術を用いて高温度で成長させられ、以
前に規定された区域を相互に隔離させるが、この段階に
おいて、符号２０を付されたＰ＋領域が以前の段階にお
いて打込まれた不純物の拡散により形成され、隔離領域
を完成させ、その場合にエピタキシャル層１１、この例
においては２つの部分１１′および１１″、の部分の限
界形成が行われる；
【００２２】打込みとそれに引続く拡散により追加のＰ
形の領域が形成され、符号１５および１７がそれぞれ付
されるＣＭＯＳ対のＮチャンネルトランジスタおよびツ
ェナーダイオードが包含される；そして、
【００２３】ＣＭＯＳ対のトランジスタのゲート絶縁体
２２およびゲート電極２３が、シリコンの熱的酸化によ
り得られるように、二酸化シリコンの薄層、および酸化
物の薄層上に付着された多結晶質シリコンの層からそれ
ぞれ形成される。
【００２４】この段階において、工程は、本発明の幾つ
かの特徴的段階を通って継続し、その工程は、図２ない
し図６を参照しつつ後述において詳細に説明されるが、
下記のように要約することができる。
【００２５】第１の不純物添加の段階において、ＣＭＯ
Ｓ対におけるＮチャンネルトランジスタについて符号３
１が付されるソースおよびドレインのＮ＋領域、ツェナ
ーダイオードについて符号３２が付されるカソードＮ＋
領域、および、ツェナーダイオードが形成されているエ
ピタキシャル層の区域１１″と接触するための符号３３
が付されるＮ＋領域が形成され；
【００２６】第２の不純物添加の段階において、ＣＭＯ
Ｓ対におけるＰチャンネルトランジスタについて、符号
２７が付されるソースおよびドレインのＰ＋領域、ツェ
ナーダイオードについて、封じ込めＰ領域１７における
アノード接触領域２９、およびカソードＮ＋領域ととも
にツェナーダイオードの活性接合を形成する埋込み領域
３０が形成され；
【００２７】次いで工程は、通常の段階により、絶縁層
および金属接触を形成するよう継続させられる。特に、
下記が行われる。
【００２８】すなわち、絶縁層３４であって、以前に形
成された要素の幾つかの領域に接触するよう選択された
区域において開孔されているもの；絶縁層３４にわたり
以前に付着された金属層から、電極が該選択された区域
と純抵抗性接触をなして形成され、該電極はツェナーダ
イオードのアノード３５Ａ、カソード３５Ｋ、および追
加電極３５Ｓを包含し、図示されないが、種々の回路要
素の間に電気接続パターンが形成され；図示されないが
集積回路を外部端子に接続する保護用の不活性化層およ
び金属区域が形成される。
【００２９】本発明による方法の特徴的段階は、図２な
いし図６を参照しつつ説明されるが、図２においては、
ツェナーダイオードを収容すべきチップの区域が示さ
れ、それは封じ込め領域１７が形成された後に出現する
ものとして示される。ほう素の打込みおよびそれに引続
く拡散により得られるべきこの領域の表面抵抗は、１０
００オーム／平方ないし３０００オーム／cm2 の範囲の
値、好適には１５００オーム／cm2 の範囲の値、を有す
る。
【００３０】フォトレジストのマスク４０が領域１７の
表面を横切って延び、その場合にカソード領域を収容す
るよう露出した符号３６が付された１つの区域、および
ダイオードの追加の領域を収容する符号３７が付された
１つの区域は残されており、フォトレジストのマスク４
０はまた、図２には示されていないが、構造体の残部を
覆って延び、その場合に、Ｎ形の不純物が導入されるべ
き区域、特定的にはＣＭＯＳ対におけるＮチャンネルト
ランジスタのソースおよびドレイン領域を収容すること
が意図される区域、は露出されるものとして残されてい
る。
【００３１】次いで、ウエハの表面は、添加量として１
×１０15イオン／cm2 ないし１×１０16イオン／cm2 の
範囲、好適には２×１０15イオン／cm2 、そしてエネル
ギとして約５０keV においてひ素イオンの打込みを受け
る。この場合に、マスキングおよび打込みの段階の前
に、打込まれる区域を覆って二酸化シリコンの薄層を形
成させることが、一般的に便利である可能性がある。
【００３２】次いでマスク４０は除去され、ウエハは、
例えば１０００℃における約２０分間の熱処理を受け、
シリコンを通してひ素の初期の拡散が促進され、それは
層の抵抗値として２０オーム／cm2 ないし６０オーム／
cm2 の範囲が得られるまで行われる。この段階は酸素の
存在のもとに行われ、この段階の間、二酸化シリコンの
薄層４１が図３に示されるように例えば５０nmの厚さに
形成されるが、図３はまた、初期の拡散により形成され
るＮ＋領域を破線で示す。
【００３３】次いで、もう一つのフォトレジストのマス
ク４２が形成され、該マスクは、区域３６、および図４
には示されていないが他の区域を露出させて残し、該残
された区域を通してＰ形の不純物が導入されねばならぬ
のであり、該残された区域は特にＣＭＯＳ対のＰチャン
ネルトランジスタのソースおよびドレイン用の区域なの
である。
【００３４】その後、ウエハは不純物添加の操作を受け
るが、該操作は順次の２つの段階からなり、第１の段階
は、高添加量および低エネルギにおけるほう素イオン
（Ｂ）が、図４に示されるように、例えば１０ないし３
５keV において１×１０15イオン／cm2 ないし５×１０
15イオン／cm2 、好適には２０keV において２×１０15
イオン／cm2 において、打込まれる段階であり、第２の
段階は、低添加量および高エネルギにおけるほう素が、
図５に示されるように、例えば５５ないし１００keV に
おいて１×１０14イオン／cm2 ないし２×１０15イオン
／cm2 、好適には７０keV において１×１０15イオン／
cm2 において打込まれる段階である。
【００３５】次いで、このウエハはもう一つの熱処理、
例えば約１５分間１０００℃において、好適には二酸化
シリコンの蒸気相で蒸着された絶縁層３４を再流動させ
る操作の過程におけるもの、を受け、それにより図６に
示されるように、埋込みＰ＋領域３０が形成される。
【００３６】本発明によれば、打込みの添加量は、ひ素
の打込みおよび拡散により得られるＮ＋領域の導電度の
打消しを、または反転さえも、回避するよう選択され
る。特に、第１の打込み過程は、求められる層の抵抗、
およびしたがって、電極のＰ＋領域と金属の間に確立さ
れる純抵抗性の接触が形成されるべき領域における低い
接触抵抗、を提供するよう、またそれとともに接合の形
成には貢献しないように、調整される。
【００３７】高濃度における、ひ素の、ほう素拡散に対
する妨害作用は、打込まれるほう素原子の大部分をカソ
ード領域内に封じ込めるという目的のために用いられ、
該カソード領域はダイオードの不活性領域、すなわち逆
方向降伏電圧の発生には影響を及ぼさない不活性領域で
ある。
【００３８】他方において、第２の打込み段階は、高エ
ネルギの打込み段階であり、ほう素原子が打込まれ先行
的に拡散されたＮ＋の区域を越えて導入されることを許
容する。したがって、そのような原子は、拡散に際し
て、高濃度のひ素原子の妨害作用により影響されず、ま
た、工程のパラメータによりほとんど影響されない。
【００３９】したがって、濃度は、ダイオードの活性領
域であるＰ＋の領域において正確に制御され、それによ
り逆方向の降伏電圧が正確に決定されることができる。
評価されることが可能であることであるが、このことは
追加のマスキングを用いずに遂行されるのであり、その
理由は、２つの打込みの段階は、同じマスクにおける１
つの開孔を通して実行されることができ、それはＣＭＯ
Ｓ対のＰチャンネルトランジスタのソースおよびドレイ
ン領域のような他の集積回路要素を形成するのに用いら
れる場合と同様である。
【００４０】この場合に２つの打込みが相加わって拡散
された領域が結果としてもたらされることに注意すべき
であり、このことは２つの打込み段階において用いられ
る添加量の和に等しい添加量において行われる単一の打
込みによって得られる結果に極めて類似するものであ
る。
【００４１】さらに次のことが理解されるべきであり、
すなわち、同じ結果を得るには２つのほう素打込みの段
階を反転することが可能であること、そして、必要であ
れば、例えば、埋込み領域の濃度および深さをより良く
制御し、または集積回路の幾つかの領域の特殊な不純物
添加の要求を考慮に入れるために、相異なる添加量およ
びまたはエネルギにおける２つまたはそれ以上のサブス
テップに分割することが可能であること、である。
【００４２】追加の電極３５Ｓは、作動時において装置
において発生する任意の漂遊電流を検出するよう機能す
る。特定的には、Ｎ＋の領域３２および領域１１″のそ
れぞれが、ＮＰＮトランジスタであってベースが領域３
０および１７で形成されるもののエミッタおよびコレク
タの領域を構成することに注意すべきである。
【００４３】このトランジスタを制御するには、個別の
適用にしたがい、追加の電極３５Ｓをアノード電極３５
Ａ、カソード電極３５Ｋ、または適切な値の電圧源に接
続することにより該追加の電極がバイアスされるべきで
ある。
【００４４】図７に示される例において、本発明による
方法は、ＮＰＮ形の高速度のバイポーラトランジスタを
製造するのに用いられてきた。
【００４５】この場合において、打込みおよび拡散の段
階であって、図１において符号１５および１７において
それぞれ示されるように形成されるＮチャンネルＣＭＯ
Ｓトランジスタの封じ込めＰ領域およびツェナーダイオ
ードの封じ込め領域を結果としてもたらす打込みおよび
拡散の段階は、図７において符号４５が付された保護用
リングを形成するのに利用され、ＮチャンネルＣＭＯＳ
トランジスタのソースおよびドレイン領域およびカソー
ド領域３１および３２をそれぞれが形成されることを結
果としてもたらす操作は、トランジスタのエミッタ領域
４６およびコレクタ接触領域４７を形成するのに利用さ
れ、ＰチャンネルＣＭＯＳトランジスタのソースおよび
ドレイン領域２７、ダイオードの埋込み領域３０、およ
びダイオードのアノード接触領域２９を生成させる操作
は高速度ＮＰＮトランジスタの埋込みベース領域４８お
よびベース接触領域４９を提供するのに利用される。
【００４６】エミッタＥ、ベースＢ、およびコレクタＣ
の電極は、集積回路の他の接触電極を形成するために実
行される場合と同じ操作により形成される。
【００４７】同様に、図８の例においては、本発明によ
る方法は接合電界効果トランジスタ（ＪＦＥＴ）を製造
するために用いられる。この場合においては、図１の領
域１５を作るのに要求されるのと同じ操作により、２つ
の領域５０および５１であって、ＪＦＥＴトランジスタ
のソースとドレインをそれぞれ構成するものが得られ；
ダイオードのカソード領域３２を作るのに要求されるの
と同じ操作により、ゲート領域５２が形成され、図１に
おけるダイオードの埋込み領域３０を作るのに要求され
るのと同じ操作がＪＦＥＴトランジスタのチャンネル領
域５４を提供するのに利用される。ソース、ドレイン、
およびゲートの電極には符号Ｓ、符号Ｄ、および符号Ｇ
がそれぞれ付される。
【００４８】図７における高速度ＮＰＮトランジスタの
ベース領域４８および図８におけるＪＦＥＴトランジス
タのチャンネル５４がまた、図１のダイオードに関連し
て論ぜられたと同じ理由により、ダイオードのアノード
領域３０の場合と同じ大なる正確さと優秀な反復可能性
の特性をもって、形成されることができることが理解さ
れるであろう。
【００４９】しかし、３つの要素は広範に相異なる機能
の特徴を有するから、工程のパラメータ、特に、Ｎ＋お
よびＰ＋の領域を形成するための実行上の添加量および
エネルギであってひとたび３つの要素の１つに最適の特
性を付与するよう選択されたもの、が他の２つの要素に
ついての最適の特性を保証するには適切ではないという
事態が生ずる可能性がある。したがって、もしそのよう
なことが生じた場合には、該パラメータは受入れ可能な
妥協が行われるよう調整されねばならぬであろう。
【００５０】以上において本発明による方法のわずかに
３つの可能な応用について記述されてきたが、本発明に
よる方法は他の応用、すなわち、前記されたと同じ種類
の埋込み接合が高度の正確さと反復可能な態様で形成さ
れることが要求される任意の要素を製造する応用、にも
用いられ得ることが理解されるべきである。
【００５１】本発明による方法は、Ｎ領域と接合を形成
するＰ形の埋込み領域を提供するのに用いられるのみで
なく、添加不純物の種類、および打込みの添加量および
エネルギを適切に選択することによりＮ形の埋込み領域
とＰ領域の間の接合を形成するのにも用いられる。
【図面の簡単な説明】
【図１】シリコンウエハー上に形成されたチップの一部
についての断面図であって、本発明による方法を用いて
得られたツェナーダイオードを包含する構造体を示す。
【図２】図１における構造体の一部を示す断面図であっ
て、本発明による方法の順次の段階のうち第１のものを
示す。
【図３】図２と同様の断面図であって、順次の段階のう
ちの第２のものを示す。
【図４】図２と同様の断面図であって、順次の段階のう
ち第３のものを示す。
【図５】図２と同様の断面図であって、順次の段階のう
ち第４のものを示す。
【図６】図２と同様の断面図であって、順次の段階のう
ち第５のものを示す。
【図７】本発明による方法を用いて得られたＮＰＮ形の
高速度バイポーラトランジスタの構造を示す断面図であ
る。
【図８】本発明による方法を用いて得られた接合形電界
効果トランジスタ（ＪＦＥＴ）の構造を示す断面図であ
る。
【符号の説明】
１０…基板 １１…Ｎシリコン、エピタキシャル層 １２…埋込みＮ＋領域 １３…深い絶縁Ｐ形領域 １５…ＣＭＯＳ対のＮチャンネルトランジスタ １７…ツェナーダイオード １９…二酸化シリコン領域 ２０…Ｐ＋領域 ２２…ゲート絶縁体 ２３…ゲート電極 ２７…ソースおよびドレインＰ＋領域 ２９…アノード接触領域 ３０…Ｐ＋領域 ３１…ソースおよびドレインＮ＋領域 ３２…カソードＮ＋領域 ３３…Ｎ＋領域 ３４…絶縁層 ３５Ａ…アノード電極 ３５Ｋ…カソード電極 ３５Ｓ…ツェナーダイオードの追加電極 ４０…フォトレジスタマスク
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−120727（ＪＰ，Ａ) 特開 昭63−164313（ＪＰ，Ａ) 米国特許4536945（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/06

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 チップの主要表面により制限されたＮ形
    の導電性をもつ第１の領域（３２）、およびチップ内に
    埋込まれ第１の領域（３２）とともに接合を形成するＰ
    形の導電性（Ｐ）をもつ第２の領域（３０）を包含する
    １つの構造体を、半導体材料のチップ上に形成させる方
    法における、 チップの主要表面の予め定められた区域へひ素（Ａｓ）
    を含むＮ形の不純物を導入する第１の不純物添加の段
    階、 該区域の一部へほう素（Ｂ）を含むＰ形の不純物を導入
    する第２の不純物添加の段階、および、 第１および第２の段階によりチップ内へ導入された不純
    物を拡散させそれにより該第１（３２）および第２の
    （３０）領域を形成させる高温度による処理の段階、を
    具備する方法であって、 第２の不純物添加の段階および高温度による処理の段階
    はまた、チップの主要な表面により制限され第１の領域
    （３２）から隔離されたＰ形の導電性をもつ第３の領域
    （２９）を形成するのに用いられ、 第２の不純物添加の段階は、第１の不純物添加の段階の
    後に実行され、高添加量と低エネルギにおいてほう素を
    含むＰ形の不純物を打込む少くとも１つのサブステップ
    および低添加量と高エネルギにおいてほう素を含むＰ形
    の不純物を打込む少くとも１つのサブステップを具備
    し、 その場合に、打込みの不純物、添加量、およびエネルギ
    は、第１の領域（３２）のｎ形の導電性が第２の不純物
    添加の段階により補償されることも反転させられること
    もなく、第２の領域（３０）の不純物の濃度が低添加
    量、高エネルギによる打込みのサブステップのみに依存
    するように選択され、 該高温度による熱処理の段階は、第１の形式の不純物の
    添加の段階にひきつづき、第２の形式の不純物の添加に
    先立つ第１のサブステップ、および、第２の形式の不純
    物の添加の段階にひきつづく第２のサブステップを具備
    する、 ことを特徴とする１つの構造体を形成させる方法。
  2. 【請求項２】 第１および第２の不純物添加の段階に先
    立って、Ｐ形の導電性をもつ包み込み領域（１７）であ
    って、チップの主要な表面により制限され、該第１、第
    ２、および第３の領域を包含するに適合するもの、が形
    成され、 第１（３５Ｋ）および第２の（３５Ａ）電極がチップ表
    面の第１（３２）および第３の（２９）領域とそれぞれ
    純抵抗性接触をもって形成されて予め定められた逆方向
    降伏電圧を有するダイオードの端子を提供するようにな
    っている、 請求項１記載の方法。
  3. 【請求項３】 該包み込み領域（１７）はＮ形の導電性
    をもつチップの領域（１１″）に形成され、 第１の不純物添加の段階および高温度による処理の段階
    はまた、チップの主要な表面により制限され包み込み領
    域（１７）から隔離されたＮ形の導電性をもつ第４の領
    域（３３）を形成するのに用いられ、 第３の電極（３５Ｓ）がチップの表面の第４の領域（３
    ３）と純抵抗性接触をもって形成される、 請求項２記載の方法。
  4. 【請求項４】 第１および第２の不純物添加の段階に先
    立って、Ｐ形の導電性をもつ保護用領域（４５）であっ
    て、チップの主要な表面により制限され第１の領域（４
    ６）を包囲し第２の領域（４８）と接触するもの、が形
    成され、 第２の不純物添加の段階および高温度による処理の段階
    は、チップの主要な表面により制限され保護領域（４
    ５）に位置づけられた第１の接触領域（４９）を形成す
    るのに用いられ、 第１の不純物添加の段階および高温度による処理の段階
    は、チップの主要な表面により制限され保護領域（４
    ５）から隔離されたＮ形の導電性をもつ第２の接触領域
    （４７）を形成するのに用いられ、 電極が第１の領域（４６）においてチップの表面と純抵
    抗性接触をもって形成され、第１の接触領域（４９）、
    第２の接触領域（４７）は１つのバイポーラトランジス
    タのエミッタ（Ｅ）、ベース（Ｂ）、およびコレクタ
    （Ｃ）端子を第１領域（４６）、第１接触領域（４
    ９）、および第２接触領域（４７）に対応して形成す
    る、 請求項１記載の方法。
  5. 【請求項５】 第１および第２の不純物添加の段階に先
    立って、Ｐ形の導電性をもつ２つの領域（５０，５１）
    であって、第１の領域（５２）の２つの対抗する側部に
    沿い第２の領域（５４）と接触を保ってチップの主要な
    表面により制限されるもの、が形成され、 第２の不純物添加の段階および高温度による処理の段階
    はまた、２つの接触領域（５５，５６）であって、チッ
    プの主要な表面により制限され各個が第１の領域（５
    ２）の側の該２つの領域（５０，５１）の１つに存在す
    るもの、を形成するのに用いられ、 電極が第１の領域（５２）においてチップ表面と純抵抗
    性接触をもって形成され、その場合に接触領域（５５，
    ５６）の各個において、接合形電界効果トランジスタ
    （ＪＦＥＴ）のゲート（Ｇ）、ソース（Ｓ）、およびド
    レイン（Ｄ）端子がそれぞれ形成される、 請求項１記載の方法。
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