KR920008422B1 - 반도체 장치 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 장치
제1a도는 넓은 에미터폭을 갖는 바이폴라트랜지스터의 단면도.
제1b도는 좁은 에미터폭을 갖는 다른 바이폴라트랜지스터의 단면도.
제2도는 본 발명의 제1실시예에 따른 반도체장치의 단면도.
제3a 내지 3c도는 여러 제도단계에서의 제1도의 반도체장치의 단면도.
제4a 내지 4c도는 여러 제조단계에서의 본 발명의 제2실시예에 따른 반도체 장치의 단면도.
제5도는 본 발명의 제3실시예에 따른 JFET 및 바이폴라트랜지스터로 구성된 반도체장치의 단면도.
제6도는 본 발명의 제4실시예에 따른 JFET들로 구성된 반도체 장치의 단면도.
본 발명은 공통 기판에 형성되는 고속트랜지터 및 고전류(혹은 출력) 트랜지스터 구성되는 IC,LSI 및 VLSI와 같은 반도체 장치에 관한 것이다.
통상 반도체 장치는 연산장치, 논리회로, 메모리소자등을 위한 고속바이폴라 트랜지스터들(혹은 필드효과 트랜지스터; FETS) 및 출력회로를 위한 고전류 바이폴라 트랜지스터로 구성된다. 즉, 고속트랜지스터는 소전류로 동작하며 낮은 항복전압을 가지나, 고전류 트랜지스터는 대전류에서 동작하며 고속트랜지스터보다 저속으로 동작하며, 높은 항복전압을 갖는다.
고속바이폴라트랜지스터 및 고전류 바이폴라 트랜지스터로 구성되는 반도체장치에서, 안정한 동작을 보장하고 장치에 대한 간단한 회로설계를 보장하기 위하여 두 트랜지스터의 스태틱 공통에이터 전류이득(hFE)의 적당한 밸런스가 유지되어야 한다. 적당한 hFE밸런스란 고전류 바이폴라 트랜지스터의 hFE가 고속바이폴라 트랜지스터의 그것의 ±30％내인 것을 의미한다.
종래기술에서, 두 바이폴라 트랜지스터는 hFE밸런스를 고려하여 수마이크로미터(즉, 1㎛이상)의 동일한 에미터폭을 갖는다.
최근, 고속바이폴라 트랜지스터의 스위칭(동작)속도를 증가시키기 위해 좁은 접합형 바이폴라 트랜지스터가 제안되었다(예를 들면, 케이.키쿠치등에 의한 1986년도판 IEEE IEDM 페이지 420-423에 기재된 ＂셀프-어라인드 더블 확산 폴리실리콘 기술을 이용한 고속바이폴라 LSI공정＂; 엠.나카마에 의한 1987년도판의 IEEE BCIM페이지 5-6에 기재된 ＂VLSI 실리콘 바이폴라 트랜지스터에 대한 최근의 발달과정 및 장래의 목적＂). 좁은 접합구조는 이온주입공정에 의해 불순물로 도우프된 폴리크리스탈린 실리콘층으로부터 실리콘기판(특히, 콜렉터 영역에 대응하는 실리콘 에피택셜층)으로의 불순물의 열확산에 의해 형성된다. 바람직하게는, 에미터폭은 더 높은 동작속도, 더 좁은 접합, 더 적은 전력소비 및 장치 소형화의 관점에서 더 좁게 된다. 고속바이폴라 트랜지스터는 0.1mA로 동작할 수 있다.
고전류 바이폴라트랜지스터는 대전류(예를 들면, 24 내지 30mA)로 동작할 수 있으므로, 에미터 폭은 고속바이폴라 트랜지스터보다 더 넓어야 하지만, 좁은 에미터폭을 갖는 바이폴라트랜지스터(제1b도)와 넓은 에미터폭을 갖는 트랜지스터(제1a도)의 동시 제조는 hFE언밸런스를 초래한다.
제1a 및 1b도에서 도시된 바와 같이, 동일한 깊이를 갖는 베이스영역(51a,51b)은 Si기판(도시되지 않음)상의 에피택셜 Si층의 부분인 콜렉터 영역(52a,52b)에 동시에 형성된다. 예를 들어 1.5㎛의 에미터폭(X)을 갖는 넓은 에아터 윈도우(53a) 및 예를 들어 0.5㎛의 에미터폭(Y)을 갖는 좁은 에미터윈도우(53b)는 에피택셜층을 덮고 있는 절연(SiO2) 층(54)에서 개방되며, 예를 들어 100nm의 두께를 갖는 폴리크리스탈린 실리콘층(55)이 화학적 증착(CVD)공정에 의해 전체표면위에 놓일 때 윈도우(53b)을 채우는 층(55)의 일부분(55b)은 윈도우(53a)를 채우는 일부분(55a)보다 두껍다. 폴리크리스탈린 실리콘층(55)은 예를 들어 50nm의 돌출된 범위(Rp)에서 이온주입공정에 의해 불순물로 도우프된다.
도우프된 불순물을 베이스영역(51a,51b)으로 확산시키기 위하여, 장치는 30분동안 950℃로 열처리되며 따라서 에미터영역(56a,56b)은 각각 베이스영역(51a,51b)에 형성된다. 에미터영역(56a)은 예를 들어 150㎚의 깊이를 가지며, 에미터영역(56b)은 예를 들어 100㎚의 깊이를 갖는다. 에미터영역(56b)은 에미터영역(56a)보다 더 좁으며(얇으며) 이는 충전부(55b)가 충전부(55a)에 포함된 것보다 더 두꺼운 도우프되지 않은 부분을 포함하기 때문이며, 결과적으로 넓은 에미터의 액티브베이스영역두께(Za)는 좁은 에미터의 Zb보다 작다. 일반적으로, hFE는 액티브 베이스영역의 불순물 양에 반비례하며, 액티브 베이스의 두께가 얇을수록, hFE는 더 커지며 적당하게 밸런스되지 않는다.
고전류 바이폴라 트랜지스터의 hFE를 제어하기 위하여 에미터영역의 수를 증가한 멀티에미터구조 혹은 에미터길이의 연장이 채택될 수 있지만, 이것은 트랜지스터의 크기를 증가를 초래하며, 따라서 장치의 소형화를 이루지 못하며 접적도의 증가를 방해한다.
본 발명의 목적은 적당한 hFE밸런스를 유지하며 상이한 서브미크론 폭을 갖는 에미터 영역을 갖는 좁은 접합형 바이폴라 트랜지스터로 구성된 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 고속트랜지스터 및 고전류 트랜지스터로 구성되며 소형화 및 집적도가 향상된 반도체 장치를 제공하는 것이다.
본 발명은 다른 목적은 게이트영역에 대해 불순물 확산 소오스로서 기능을 하는 불순물 함유층을 갖는 좁은 접합형 바이폴라 트랜지스터 및 접합 필드효과 트랜지스터(JFET)로 구성된 반도체 장치를 제공하는 것이다.
본 발명은 다른 목적은 게이트영역들이 두트랜지스터의 불순물 함유층으로부터의 불순물의 열확산에 의해 형성되는 고속 JFET 및 고전류 JFET로 구성된 반도체 장치를 제공하는 것이다.
본 발명의 전술한 목적 및 기타목적들은 넓은 에미터폭을 갖는 제1(고전류)트랜지스터 및 좁은 에미터폭을 갖는 제2(고속)트랜지스터로 구성된 반도체 장치를 제공함에 의해 실현되며, 두 트랜지스터는 공통 반도체기판에 형성되며, 본 발명의 제1실시예에 따르면, 제1트랜지스터의 제1베이스영역은 제2트랜지스터의 제2베이스 영역보다 두꺼우므로 적당한 hFE밸런스가 유지된다.
제1실시예에 따르면, 좁은 접합 형성 공정으로 인하여 넓은 에미터폭을 갖는 제1트랜지스터의 제1에미터영역이 좁은 에미터폭을 갖는 제2트랜지스터의 제2에미터영역보다 깊다는 것을 고려하면, 제1베이스영역은 이온주입에너지를 제어함에 의하여 제2베이스영역보다 깊게되며, 결과적으로 제1에미터영역하의 제1액티브 베이스영역두께는 제2에미터영역하의 제2액티브 베이스영역과 유사하거나 동일하다. 바람직하게는, 넓은 에이미폭은 0.4 내지 4.0㎛(특히, 0.45 내지 1.0㎛)이며, 좁은 에미터폭은 0.1 내지 0.75㎛(특히 0.2 내지 0.4㎛)이다.
본 발명의 전술한 및 기타목적들은 본 발명의 제2실시예에 따른 반도체장치에 의해 역시 실현되며, 여기서 제1트랜지스터의 제1제이스영역은 제2트랜지스터의 제2베이스영역보다 높은 불순물 농도를 가지며, 제2베이스영역과 동일한 깊이를 가지므로 적당한 hFE밸런스가 유지된다. 바람직하게는, 제1베이스영역의 불순물 농도는 3 내지 10(특히, 4 내지 7)×1013㎝-2의 도우스에 대응하며, 제2베이스영역의 불순물 농도는 1내지 8(특히, 3 내지 6)×1013㎝-2의 도우스에 대응한다.
이 경우에, 제1액티브 베이스영역이 제2액티브 베이스영역보다 더 작은 두께 및 더 높은 불순물 농도를 가지므로, 제1액티브 베이스영역의 불순물 양은 제2액티브 베이스영역과 유사하거나 동일하다.
본 발명에 따른 베이스영역 두께조절 및 베이스영역 불순물 농도조절은 제1(고전류) 트랜지스터 및 제2(고속)트랜지스터로 구성된 반도체 장치에 포함된 JFET(혹은 JFET들)의 채널영역(혹은 채널영역들)에 적용될 수 있다.
본 발명은 첨부도면을 참고하여 이하에 기술된 바람직한 실시예의 설명으로부터 더 명백해질 것이다.
제2도를 참고하여, 본 발명의 제1실시예에 따라 고전류(출력)바이폴라트랜지스터(A) 및 고속바이폴라 트랜지스터(B)로 구성된 반도체 장치가 설명된다.
예를 들면, 두 npn형 트랜지스터(A.B)는 p형 반도체(Si)기판웨이퍼(1) 및 0.5Ω㎝의 저항 및 1.6㎛의 두께를 갖는 n형 반도체(에피택셜 Si)층(3)으로 구성된 공통 반도체기판에 형성되며, 기판(1)과 에피택셜층(3)사이에 20Ω/□의 저항 및 3㎛의 두께를 갖는 n+형 매입층(2a,2b)이 격리 형성된다. 에피택셜층(3)은 600nm의 두께를 갖는 비교적 두꺼운 절연층(필드 SiO2층)(4) 및 50nm의 두께를 갖는 얇은 절연층(5)으로 덮여져 있으며, p+형 불순물 도우프영역(혹은 인슐레이터)으로 구성된 절연영역(6)에 의해 콜렉터영역(3a,3b)으로 분할된다. 콜렉터 접촉(n+형) 영역(7a,7b)은 콜렉터영역(3a,3b)의 표면에서 매입층(2a,2b)으로 뻗어있다. 그다음, p+형 베이스영역(9a,9b)은 각각 콜렉터영역(3a,3b)에 형성되며, N+형 에미터영역(8a,8b)은 베이스영역(9a,9b)에 형성되며 도우너 불순물을 함유하며 100nm의 두께를 갖는 예를 들어 폴리크리스탈린 실리콘의 불순물 함유층(10a,10b)으로 덮여져 있다.
전극들(콜렉터전극(11a,11b), 에이터전극(12a,12b) 및 베이스전극(13a,13b)은 콜렉터접촉영역(7a,7b) 불순물 함유층(10a,10b) 및 베이스영역(9a,9b)에 각각 형성되며, 따라서 고전류바이폴라 트랜지스터(A)는 콜렉터 영역(3a), 베이스영역(9a), 에미터영역(8a) 및 전극(11a,12a,13a)으로 구성되며, 고속바이폴라트랜지스터(B)는 콜렉터영역(3b), 베이스영역(9b), 에미터영역(8b) 및 전극(11b,12b,13b)으로 구성된다.
본 발명에 따르면, 예를 들어 베이스영역(9a)은 0.45 내지 0.55㎛의 깊이를 가지며, 베이스영역(9b)은 0.3 내지 0.4㎛의 깊이를 가지며 따라서 영역(9a)보다 더 좁다. 고전류 트랜지스터(a)는 2.0㎛의 넓은 에미터폭을 가지며 따라서 에미터영역(8a)은 0.25㎛의 깊이를 가지며 고속트랜지스터(B)는 서브미크론 정도의 좁은 에미터폭(0.6㎛)을 가지며 따라서 에미터영역(8b)은 0.15㎛의 깊이를 가지며 이것은 영역(8a)보다 작다. 영역(9a,9b,8a,8b)의 깊이조절의 결과, 두 트랜지스터(A,B)의 스태틱 공통에미터전류이득 hFE은 대충 같게된다.(예를 들어, 고전류 트랜지스터(A)와 고속트랜지스터(B)간의 hFE차는 고속트랜지스터(8)의 hFE의 ±30%내에 유지될 수 있다). 따라서, 고전류 트랜지스터(A)와 고속트랜지스터(B) 사이의 hFE밸런스를 유지하는 반면에, 고전류트랜지스터(A)의 에미터폭은 적당히 연장될 수 있으므로 트랜지스터(A)는 예를 들어 30mA의 동작전류로 동작한다. 이 경우에, 고전류 전력트랜지스터(A)는 멀티에미터구조를 갖는 종래의 전력 트랜지스터에 의해 요구되는 스페이스의 약 절반(50%)을 차지하며, 고전류 바이폴라 트랜지스터의 이러한 크기감소는 IC장치의 소형화 및 집적도 향상에 공헌한다.
제2도에 도시된 반도체장치는 다음과 같이 제3a 내지 3c도에 도시된 것처럼 제조된다.
제3a도에 도시된 바와 같이, npn형 바이폴라 트랜지스터를 제조하기 위해 종래의 공정을 이용하면, 도우너불순물(예를 들어 SB)의 이론주입공정에 의해 Si기판(1)으로 주입되며, 600nm의 두께를 갖는 n형 Si층(3)은 Si기판(1)에 에피택셜 성장되어 3㎛의 두께 및 20Ω/□의 저항을 갖는 n+형 매입층(2a,2b)을 형성한다.
Si에피택셜층(3)은 LOCOS공정에 의해 열로 또한 선택적으로 600nm의 두께를 갖는 필드 SiO2층(4)으로 산화되며, 도우너 불순물은 Si에피택셜층(3)으로 선택적으로 주입되며, 억셉터 불순물은 층(3)에 선택적으로 주입되며, 그 다음에 Si에피택셜층(3)은 열로 산화되어 50nm의 두께를 갖는 얇은 SiO2층(5)이 형성되며, 동시에 어닐링이 수행되어 매입층(2a,2b)에 도달하는 콜렉터영역(7a,7b) 및 Si기판(1)에 도달하는 p+형 절연영역(6)을 형성하며, Si에피택셜층을 콜렉터영역(3a,3b)으로 분할한다.
제3b도에 도시된 바와 같이, 전력 바이폴라트랜지스터를 위해 예를 들어 억셉터불순물(예를 들면, 붕소이온)이 이온주입공정에 의해 100KeV의 에너지 및 5×1013㎝-2의 도우스로 SiO2층(5)을 통하여 콜렉터영역(3a)에 주입된다. 고속바이폴라트랜지스터에 대하여, 동일 억셉터 불순물(붕소이온)이온주입공정에 의해 35KeV의 에너지 및 5×1013㎝-2의 도우스로 SiO2층(5)을 통하여 콜렉터영역(3b)에 주입된다. 따라서, 도우스양은 동일하지만 주입에너지는 다른다. 이후, 이온주입후의 어닐링(열처리)이 30분동안 900℃에서 처리되므로, 0.45 내지 0.5㎛의 깊이를 갖는 베이스영역(9a)은 베이스영역(9b)보다 두겁다.
제3c도에 도시된 바와 같이, 절연층(SiO2층)(5)은 종래의 리소그래픽 및 에칭공정에 의해 선택적으로 에칭되어 베시스영역(9a,9b)이 각각 노출되는 에미터 윈도우(14a,14b)을 형성한다. 에미터윈도우(14a)는 2.0㎛의 폭을 가지며, 고속트랜지스터에 대한 에미터위도우(14b)는 0.6㎛의 폭을 갖는다. 리소그래픽공정전에, SiO2층(도시되지 않음)은 CVD공정에 의해 전체표면위에 부가적으로 퇴적된다. 바람직하게는, 반응이 온에칭공정이 에칭공정으로서 사용된다. 그다음, 100nm의 두께를 갖는 폴리크리스탈린 실리콘층이 CVD 공정에 의하여 전표면위에 퇴적되므로, 윈도우(14a,14b)는 완전히 충전되며, 도우너불순물(예를 들면, 비소이온)이 이온주입 공정에 의해서만 60KeV의 에너지 및 5×1015㎝-2의 도우스로 폴리크리스탈린 Si층으로 주입되어서 불순물 함유층(10)을 형성한다. 불순물을 층(10)에서 베이스영역(9a,9b)으로 확산시키기 위하여, 장치는 30분동안 950℃로 열처리되며, 결과적으로 제2도에 도시된 바와 같이, 에미터영역(8a,8b)이 각각 0.25㎛ 및 0.15㎛의 깊이로 형성된다. 그 다음에, 불순물 함유층(10)은 종래의 공정에 의해 선택적으로 에치되어 에미터영역(8a,8b)에 층(10)의 일부분(10a,10b)을 남겨두며, 얇은 SiO2층(5)이 선택적으로 에치되어 콜렉터 접촉영역(7a,7b) 및 베이스영역(3a,3b)에 대한 접촉 윈도우를 형성한다.
전도층은 그다음에 전표면위에 퇴적되며, 전극(11a,11b,12a,12b,13a,13b)을 형성하기 위해 패턴화되며(선택적으로 예치되며) 이것에 의하여 제2도에 도시된 반도체 장치가 얻어진다.
제4a 내지 4c도를 참고하여, 본 발명의 제2실시예에 따라 고전류 바이폴라 트랜지스터(A') 및 고속바이폴라트랜지스터(b')로 구성된 반도체장치가 설명된다. 제2도 및 3a 내지 3c도에 사용된 부재번호가 제4a 내지 4c도에 사용되며, 이들 부재번호는 제2도 및 3a 내지 3c도에 사용된 것들과 동일한 부분 혹은 대응하는 부분을 나타낸다.
예를 들면, 두 npn형 트랜지스터(A',B')는 p형 반도체 Si웨이퍼기간(1) 및 n형 에피택셜 Si층(3)으로 구성된 공통 반도체 기판에 형성된다. n+형 매입층(2a,2b), 콜렉터영역(3a,3b), n+형 콜렉터 접촉영역(7a,7b), 에미터영역(8a,8b), 절연영역(6), 두꺼운 절연(SiO2) 층(4), 얇은절연(SiO2)층(5), 불순물 함유층부분(10a,10b) 및 전극(11a,11b,12a,12b,13a,13b)은 제2도의 반도체장치와 동일하다. 본 발명에 따르면, 예를 들어 고전류 트랜지스터(A')의 p+형 베이스영역(19a) 및 고속트랜지스터(B')의 p+형 베이스영역(19b)은 0.15㎛의 동일한 깊이를 가지고 있으나, 앞의 영역(19a)은 뒤의 영역(19b)의 불순물농도(5×1013㎝-2의 도우스)보다 높은 불순물 농도(8×1013㎝-2의 도우스)를 찾는다.
베이스영역(19a)은 베이스영역(19b)보다 더 깊은 깊이를 가지므로, 에미터-베이스 접합면과 베이스 콜렉터접합면 사이의 간격(즉, 에미터 영역(8a)하의 액티브 베이스영역두께)은 에미터 영역(8b)하의 액티브 베이스영역 두께보다 작다. 전술한 바와 같이, 베이스영역(19a)의 불순물농도는 베이스영역(19b)보다 높다. 따라서 고전류 트랜지스터(A')의 액티브 베이스영역의 불순물양은 고속트랜지스터(B')의 액티브베이스영역과 거의 동일하게 될 수 있다. 베이스영역(19a,19b)의 불순물 농도조절 및 에미터영역(8a,8b)의 깊이조절의 결과, 트랜지스터(A',B')의 스태틱공통에미터전류이득(hFE)은 제1실시예의 제2도에 도시된 장치에서 얻어진 바와 같이 대략 동일하게 될 수 있다. 따라서, 제4c도는 도시된 장치는 제1실시예의 장치와 동일한 잇점을 갖는다.
본 발명의 제2실시예의 반도체장치(제4c도에 도시됨)는 제3a도 및 제4a 내지 4c도에 도시된 바와 같이 다음과 같이 제조된다.
제3a도에 도시된 바와 같이 종래의 npn형 바이폴라트랜지스터에 따르면, n+형 매입층(2a,2b), 콜렉터영역(3a,3b)을 포함하는 n형 에피택셜 Si층(3), 두꺼운 SiO2층(4), 얇은 SiO2(5)층, p+형 절연영역(6), 및 n+형 콜렉터 접촉영역이 제1실시예에 설명된 바와 같이 형성된다. 매입층(2a,2b)은 3㎛의 두께 및 20Ω/□의 저항을 가지며, 에피택셜 Si층은 600nm의 두께를 갖는다.
그 다음, 제4a도에 도시된 바와 같이, 예를 들어 억셉터불순물(예를 들어, 붕소이온)은 제1이온주입공정에 의하여 35KeV의 에너지 및 5×1013㎝-2의 도우스로 얇은 SiO2층(5)을 통하여 콜렉터영역(3a,3b)에 주입된다. 제2이온주입공정을 이용하며, 동일한 억셉터 불순물이 동일한 에너지(35KeV) 및 3×1013㎝-2의 도우스로 전력트랜지스터(A')의 콜렉터영역(3a)에만 주입된다. 따라서, p+형 베이스영역(19a,19b)이 형성되며, 앞의 영역(19a)은 뒤의 영역(19b)보다 높은 불순물 농도를 가지지만, 뒤의 영역(19b)과 동일한 깊이를 갖는다. 35KeV의 일정한 에너지의 각각의 이온주입공정에 의하여 8×1013㎝-2의 도우스의 붕소이온으로 베이스영역(19a)을 형성하고, 5×1013㎝-2의 도우스의 붕소이온으로 베이스영역(19b)을 형성하는 것이 가능하다.
제4b도에 도시된 바와 같이, 얇은 SiO2층(5)은 제1실시예에서 설명된 것과 비슷한 방식으로 종래의 리소그래픽 및 에칭공정에 의해 선택적으로 에칭되어 에미터 윈도우(14a,14B)를 형성하고 베이스영역(19a,19b)의 일부를 노출시킨다. 그 다음에, 100nm의 두께를 갖는 폴리크리스탈실린콘층은 CVD 공정에 의하여 전표면에 퇴적되어 윈도우(14a,14b)를 채우며, 도우너 불순물(예를 들어, 비소이온)은 60KeV의 에너지 및 5×1015㎝-2의 도우스로 이온주입공정에 의해서만 폴리크리스탈린 실리콘층(10)으로 주입되어 불순물 함유(10)을 형성한다.
다음, 제4c도에 도시된 바와 같이, 비소함유층(10)을 갖는 장치는 30분안 950℃로 열처리되어, 베이스영역(19a,19b)에 에미터영역(8a,8b)를 각각 형성한다. 에미터영역(8a)은 0.25㎛의 깊이를 가지며, 에미터영역(8b)은 0.15㎛의 깊이를 갖는다. 불순물 함유층(10)은 에미터영역(8a,8b)에 일부분(10a,10b)을 남겨 두도록 선택적으로 에칭되며, 얇은 SiO2층(5)은 전극을 위한 접촉윈도우를 형성하도록 선택적으로 에칭된다. 전도층은 전표면위에 퇴적되며, 에미터전극(11a,11b), 에미터전극(12a,12b) 및 베이스전극(13a,13b)을 형성하도록 패턴화되며, 따라서 반도체장치는 얻어진다.
전술한 바와 같이, 고전류 바이폴라 트랜지스터의 에미폭은 고속바이폴라 트랜지스터와 다르지만 두 트랜지스터의 hFE값은 유사하거나 동일하게 유지되며 고전류 바이폴라트랜지스터 크기가 감소된다.
제5도를 참고하면, 본 발명의 제3실시예에 따라서, 좁은 접합형 바이폴라 트랜지스터(예를 들어, 제2도에 도시된 것과 동일한 고속 바이폴라 트랜지스터(B)) 및 고전류 JFET의 역할을 하는 접합 필드효과트랜지스터(JFET)(C)로 구성된 반도체 장치가 불순물 함유층으로부터 불순물을 확산함에 의해 형성된 게이트 영역을 갖는다. 여기서, 제2도의 부재번호는 제5도에서 사용되며, 그 부재번호는 제2도에서 사용된 것에 대응하는 부분 혹은 동일한 부분을 나타낸다. p채널 JFET(C)는 p형 채널영역(29), n형 상부게이트영역(28), n형 에피택셜층역(3a), n+형 매입층(2a) 및 n-형 접촉형 역(7a)으로 구성된 n형 하부게이트영역 및 전극(하부 게이트전극(21a), 불순물 함유층 부분(10a)의 상부게이트전극(2b) 및 드레인전극(23))으로 구성된다. 게이트전극(21a,21b)은 서로 전기적으로 접속되며, 소오스 및 드레인전극(22,23)은 채널영역(29)에 접촉하게 되며, 상부게이트전극(21b)의 양측에 배열된다. 채널영역(29)은 이온주입공정에 의하여 160KeV의 에너지 및 5×1012㎝-2의 도우스의 붕소이온으로 형성된다. 상부 게이트영역(28)은 넓은 에미터영역(8a)에 대응하며, 제1실시예에서 설명된 바와 같이 불순물 함유층 부분(10a)으로부터의 도우너 불순물(비소)의 열확산에 의하여 형성되며 따라서 상부게이트영역(28)은 0.25㎛의 깊이를 갖는다.
고전류 JFET(C) 및 고속바이폴라 트랜지스터(B) 대신에 고전류 바이폴라 트랜지스터(A)(제2도) 및 고속 JFET(D)(제6도, 이후에서 설명됨)를 각각 채택하는 것이 가능하다.
JFET 및 바이폴라 트랜지스터로 구성되는 반도체장치가 예를 들어 일본공개특허공보 제 49-114882호에서 제안되었다. 이 경우에, 에미터영역은 2.0㎛의 깊이를 가지며, 액티브 베이스영역은 약 0.9㎛의 두께를 가지며, 상부게이트영역은 약2.4㎛의 깊이를 가지며 액티브 채널영역은 약 0.6㎛의 두께를 갖는다.
따라서, 바이폴라트랜지스터는 좁은 접합형이 아니며 반도체 장치는 서브미크론 소형화레벨에 도달하지 않는다.
제6도를 참고하며, 본 발명의 제4실시예에 따르면, 반도체 장치는 고전류 JFET(C)(제5도에 도시된 것과 동일) 및 고속 JFET(D)로 구성된다. 여기서, 제2 및 5도에 사용된 부재번호는 제6도에 사용되며 그 부재번호는 제2 및 5도에 사용된 것과 동일부분 혹은 대응부분을 나타낸다. 고속 JFET(D)는 p형 채널영역(39), n형 상부게이트영역(38), n형 에피택셜층영역(3b), n+형 매입층(2b) 및 n+형 접촉영역(7b)으로 구성된 n형 하부게이트영역, 및 전극(하부게이트전극(31a), 불순물 함유부분(10b)상의 상부게이트전극(31b), 소오스 전극(32) 및 드레인전극(33)으로 구성된다. 게이트전극(31a,31b)은 전기적으로 접속되며, 소오스 및 드레인전극(32,33)은 채널영역(39)에 접촉하게 되며 상부게이트전극(31b)의 양측에 배열된다. 채널영역(39)은 1600KeV의 에너지 및 5×1012㎝-2의 붕소이온의 도우스로 이온주입공정에 의해 형성된다. 상부게이트영역(39)은 좁은 에미터영역(8b)에 대응하며 제1실시예에서 설명된 바와 같이, 불순물 함유층 부분(10b)으로부터의 도우너 불순물(비소)의 열확산에 의하여 형성되며 따라서 상부게이트영역(39)은 0.15㎛의 깊이를 갖는다.
본 발명은 전술한 실시예에 제한되지 않으며, 본 발명의 취지를 벗어나지 않으면 많은 변형이 가능함이 당분야의 기술자에게는 명백하다. 예를 들면, 전술한 npn형 바이폴라 트랜지스터 및 p형 JFET 대신에 pnp형 바이폴라 트랜지스터 및 n채널 JFET를 각각 사용할 수 있다.

Claims (10)

  1. 공통 반도체 기판에 형성되는 에미터폭이 넓은 제1트랜지스터 및 에미터폭이 좁은 제2트랜지스터로 구성되며, 상기 제1트랜지스터의 제1베이스영역이 상기 제2트랜지스터의 제2베이스영역보다 두꺼운 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 넓은 에미터폭은 0.4 내지 4.0㎛이며, 상기 좁은 에미터 폭은 0.1 내지 0.75㎛인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 넓은 에미터폭은 0.45 내지 1.0㎛이며, 상기 좁은 에미터폭은 0.2 내지 0.4㎛인 것을 특징으로 하는 반도체 장치.
  4. 공통 반도체 기판에 형성되는 에미터폭이 넓은 제1트랜지스터 및 에미터폭이 좁은 제2트랜지스터로 구성되며, 상기 제1트랜지스터의 제1베이스영역은 상기 제2트랜지스터의 제2베이스영역의 불순물 농도보다 더 높은 불순물 농도를 가지며, 제2베이스영역의 깊이와 동일한 깊이를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1베이스영역의 상기 불순물 농도는 3 내지 10×1013cm-2의 도우스에 대응하며, 상기 제2베이스 영역의 상기 불순물 농도는 1 내지 8×1013cm-2의 도우스에 대응하며, 전자의 농도가 후자의 농도보다 높은 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1베이스영역의 상기 불순물농도는 4 내지 7×1013cm-2의 도우스에 대응하며, 상기 제2베이스 영역의 상기 불순물 농도는 3 내지 6×1013cm-2의 도우스에 대응하며, 전자의 농도가 후자의 농도보다 높은 것을 특징으로 하는 반도체 장치.
  7. 공통 반도체 기판에 형성된 바이폴라 프랜지스터 및 접합필드효과 트랜지스터로 구성되며, 상기 바이폴라트랜지스터의 에미터영역의 표면 및 상기 접합필드효과 트랜지스터의 게이터 영역의 표면이 각각 불순물 함유층의 부분으로 덮여져 있으며, 상기 층은 에미터영역 및 게이트영역의 불순물의 소오스의 역할을 하는 것을 특징으로 하는 반도체 장치.
  8. 게이트폭이 넓은 제1접합 필드효과 트랜지스터 및 게이트폭이 좁은 제2접합 필드효과트랜지스터로 구성되며, 상기 제1 및 제2접합필드효과 트랜지스터의 게이트 영역의 표면이 각각 불순물 함유층의 부분으로 덮여져 있으며, 상기 층은 게이트 영역의 불순물의 소오스의 역할을 하는 것을 특징으로 하는 반도체 장치.
  9. 공통반도체기판에 형성된 고전류 바이폴라트랜지스터 및 고속바이폴라 트랜지스터로 구성되며, 상기 고전류 바이폴라 트랜지스터는 반도체 웨이퍼 기판 및 웨이퍼기판에 형성된 콜렉터영역의 역할을 하는 에피택셜 반도체층으로 구성된 공통반도체기판; 상기 에피택셜층에 형성된 베이스영역; 상기 베이스 영역에 형성되며 넓은 폭을 갖는 에미터 영역; 상기 에미터영역의 표면을 덮으며, 에미터영역을 위한 불순물 확산 소오스의 역할을 하는 불순물 함유층 부분; 및 상기 콜렉터영역, 베이스영역 및 불순물 함유층부분에 각각 놓여있는 콜렉터전극, 베이스전극, 및 에미터전극으로 구성되며, 상기 고속트랜지스터는 웨이퍼기판 및 다른 콜록터 영역의 역할을 하는 에피팩셜층으로 구성된 상기 공통반도체기판; 다른 콜렉터영역에 형성되며 상기 고전류 트랜지스터의 상기 베이스 영역의 깊이보다 얕은 깊이를 갖는 다른 베이스영역; 상기 다른 베이스영역에 형성되며 좁은폭 및 상기 베이스영역의 깊이보다 얕은 깊이를 갖는 다른 에미터영역; 상기 다른 에미터 영역의 표면을 덮으며 다른 에미터 영역을 위한 불순물 확산 소오스의 역할을 하는 다른 불순물 함유층 부분; 및 상기 다른 콜렉터 영역, 다른 베이스영역 및 다른 불순물 함유층 부분 각각에 놓여 있는 콜렉터전극, 베이스전극, 및 에미터전극으로 구성되는 것을 특징으로 하는 반도체 장치.
  10. 공통 반도체기판에 형성된 고전류 바이폴라 트랜지스터 및 고속바이폴라 트랜지스터로 구성되며, 상기 고전류 바이폴라트랜지스터는 반도체 웨이퍼기판 및 웨이퍼 기판에 형성된 콜렉터 영역의 역할을 하는 에피택셜 반도체층으로 구성된 공통반도체 기판, 상기 에피택셜층에 형성된 베이스 영역; 상기 베이스영역에 형성되고 넓은 폭을 갖는 에미터 영역; 상기 에미터 영역의 표면을 덮으며 에미터 영역을 위한 불순물 확산 소오스의 역할을 하는 불순물 함유층 부분; 상기 콜렉터영역, 베이스영역 및 불순물 함유층부분에 각각 놓여있는 콜렉터전극, 제이스전극 및 에미너전극으로 구성되며, 상기 고속트랜지스터는 웨이퍼기판 및 다른 콜렉터 역할을 하는 에피택셜층으로 구성된 상기 공통 반도체기판; 다른 콜렉터 영역에 형성되며 상기 고전류 트랜지스터의 상기 베이스 영역의 깊이와 동일한 깊이를 가지며 상기 베이스영역의 불순물 농도보다 낮은 불순물 농도를 가지는 다른 베이스 영역; 상기 다른 베이스영역에 형성되며 좁은 폭 및 상기 베이스 영역의 깊이보다 얕은 깊이를 갖는 다른 에미터영역; 상기 다른 에미터영역의 표면을 덮으며 다른 에미터 영역을 위한 불순물 확산 소오스의 역할을 하는 다른 불순물 함유층; 및 상기 다른 콜렉터영역, 다른 베이스영역 및 다른 불순물 함유층부분 각각에 놓여있는 콜렉터전극, 베이스전극 및 에미터전극으로 구성되는 것을 특징으로 하는 반도체 장치.
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