JPS59182571A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59182571A JPS59182571A JP58057220A JP5722083A JPS59182571A JP S59182571 A JPS59182571 A JP S59182571A JP 58057220 A JP58057220 A JP 58057220A JP 5722083 A JP5722083 A JP 5722083A JP S59182571 A JPS59182571 A JP S59182571A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｆｌ）発明の技術分野
本発明は半導体装置のうち、“特に２つのゲート電極を
選択することにより電気伝導度を可変にできる電気伝導
度変調形ＭＩＳシリコントランジスタに関する。
選択することにより電気伝導度を可変にできる電気伝導
度変調形ＭＩＳシリコントランジスタに関する。
（ｂ） 従来技術と問題点
ＶＭＴ（Ｖｅｌｏｃｉｔｙ Ｍｏｄｕｌａｔｉｏｎ Ｔ
ｒａｎｓｉｓｔｏｒ）と称する新しい概念のトランジス
タが発表されており（Ｊ Ｊ Ａ Ｐ Ｖｏ１２１ Ｎ
ｏ６ ＪＵＮＥ １９８２ ＰＰＬ３８１） 、それは
極めて新しい構造で、このような構造↓ま立体的な高速
のスイッチング素子として広い用途が期待されるもので
ある。
ｒａｎｓｉｓｔｏｒ）と称する新しい概念のトランジス
タが発表されており（Ｊ Ｊ Ａ Ｐ Ｖｏ１２１ Ｎ
ｏ６ ＪＵＮＥ １９８２ ＰＰＬ３８１） 、それは
極めて新しい構造で、このような構造↓ま立体的な高速
のスイッチング素子として広い用途が期待されるもので
ある。
即ち、第１図にその立体模型図を示しており、ゲート電
極ＡおよびＢはチャネル領域Ｃの上下に設けられて、ゲ
ート電極Ａ、 Ｂのいずれかを選択してゲート電圧を印
加する。そうすると、チャネル領域Ｃの中で、ゲート電
圧が加わったゲート電極側の近接領域Ｃａあるいはｃｂ
を電荷が通過し、そのチャネル領域部分の易動度が異な
っている場合に、電荷速度が変わる。これを利用して、
ソース領域Ｓ、ドレイン領域り間の単位時間当たり電荷
量を変化させてスイッチング素子として使用するもので
ある。第２図はその回路概念図で、ソース領域Ｓ。ドレ
イン領域り間に電圧■を印加して、ゲート電圧Ｖが加わ
る電極Ａ、Ｂを変換させて電流■を可変にするものであ
る。
極ＡおよびＢはチャネル領域Ｃの上下に設けられて、ゲ
ート電極Ａ、 Ｂのいずれかを選択してゲート電圧を印
加する。そうすると、チャネル領域Ｃの中で、ゲート電
圧が加わったゲート電極側の近接領域Ｃａあるいはｃｂ
を電荷が通過し、そのチャネル領域部分の易動度が異な
っている場合に、電荷速度が変わる。これを利用して、
ソース領域Ｓ、ドレイン領域り間の単位時間当たり電荷
量を変化させてスイッチング素子として使用するもので
ある。第２図はその回路概念図で、ソース領域Ｓ。ドレ
イン領域り間に電圧■を印加して、ゲート電圧Ｖが加わ
る電極Ａ、Ｂを変換させて電流■を可変にするものであ
る。
ところで、上記の文献はこれを化合物半導体で説明して
いるが、現時点ではＧａＡｓなとの化合物半導体は未だ
汎用化に乏しい半導体装置である。従って、これをシリ
コン半導体素子で形成すれば一層用途が拡大して汎用化
されると思われる。
いるが、現時点ではＧａＡｓなとの化合物半導体は未だ
汎用化に乏しい半導体装置である。従って、これをシリ
コン半導体素子で形成すれば一層用途が拡大して汎用化
されると思われる。
ｆｅ） 発明の目的
本発明はこの点に着目し、ＶＭＴの概念を導入したシリ
コントランジスタの新しい構造を提案するものである。
コントランジスタの新しい構造を提案するものである。
（ｄ） 発明の構成
その目的は、基板面の第１のゲート電極上に第１のゲー
ト絶縁膜を介して一導電型半導体単結晶膜と非単結晶シ
リコン膜とを積層したチャネル領域が設けられ、該チャ
ネル領域上に第２のゲート絶縁膜を介して第２のゲート
電極が設けられ、該チャネル領域両側に共通のソース領
域とドレイン領域とが設りられて、第１のゲート電極ま
たは第１のゲート電極との何れかを選択し、該ケート電
極に電圧を印加してチャネル領域の電気伝導度が変化す
るようにした半導体装置によって達成される。
ト絶縁膜を介して一導電型半導体単結晶膜と非単結晶シ
リコン膜とを積層したチャネル領域が設けられ、該チャ
ネル領域上に第２のゲート絶縁膜を介して第２のゲート
電極が設けられ、該チャネル領域両側に共通のソース領
域とドレイン領域とが設りられて、第１のゲート電極ま
たは第１のゲート電極との何れかを選択し、該ケート電
極に電圧を印加してチャネル領域の電気伝導度が変化す
るようにした半導体装置によって達成される。
（ｅｌ 発明の実施例
以下１図面を参照して実施例によって詳細に説明する。
第３図は本発明にがかる一実施例の断面図で、Ｐ型シリ
コン基板１にＮ＋型シリコンゲート電極（第１のゲート
電極）Ａを形成し、二酸化シリコン（ＳｉＯ２）膜２か
らなる第１のゲート絶縁ＩＷａを介してＰ型シリコン結
晶膜３とアモルファスシリコン膜４とからなるチャネル
領域Ｃを設り、その上に５１０２膜５からなる第２のゲ
ート絶縁膜すを介して第２のゲート電極Ｂを設ＬＪた構
造にする。このようにすれば、Ｐ型シリコン結晶膜３と
２Ｔ−ルファスシリコン膜４とば電荷の易動度が異な）
でいるから、上記に説明したスイッチング素子としての
動作が可能になる。このように、本発明は異種材質のシ
リコン膜を組合せることによって電気伝導度を変えるも
ので、アモルファスシリコン膜の代わりに多結晶シリコ
ン膜でもよい。
コン基板１にＮ＋型シリコンゲート電極（第１のゲート
電極）Ａを形成し、二酸化シリコン（ＳｉＯ２）膜２か
らなる第１のゲート絶縁ＩＷａを介してＰ型シリコン結
晶膜３とアモルファスシリコン膜４とからなるチャネル
領域Ｃを設り、その上に５１０２膜５からなる第２のゲ
ート絶縁膜すを介して第２のゲート電極Ｂを設ＬＪた構
造にする。このようにすれば、Ｐ型シリコン結晶膜３と
２Ｔ−ルファスシリコン膜４とば電荷の易動度が異な）
でいるから、上記に説明したスイッチング素子としての
動作が可能になる。このように、本発明は異種材質のシ
リコン膜を組合せることによって電気伝導度を変えるも
ので、アモルファスシリコン膜の代わりに多結晶シリコ
ン膜でもよい。
且つ、このような素子構造の形成方法は容易であり、第
４図ないし第６図に形成工程順の概要断面図を示してい
る。まづ、第４図に示すようにＰ型シリコン基板１の表
面を熱酸化してＳｉ○２膜６を形成し、次に選択的にこ
れに窓あげして砒素イオンを注入しＮ“型シリコンゲー
ト電極Ａを形成し、更にその」−に膜厚４００人の５ｉ
０２膜２ （ゲート絶縁膜ａ）を生成する。この際、ゲ
ート絶縁膜ａを形成した後、ゲート電極Ａをイオン注入
する方法を用いてもよい。
４図ないし第６図に形成工程順の概要断面図を示してい
る。まづ、第４図に示すようにＰ型シリコン基板１の表
面を熱酸化してＳｉ○２膜６を形成し、次に選択的にこ
れに窓あげして砒素イオンを注入しＮ“型シリコンゲー
ト電極Ａを形成し、更にその」−に膜厚４００人の５ｉ
０２膜２ （ゲート絶縁膜ａ）を生成する。この際、ゲ
ート絶縁膜ａを形成した後、ゲート電極Ａをイオン注入
する方法を用いてもよい。
次いで、第５図に示すように膜厚２００人の多結晶シリ
コン腰を化学気相成長（ＣＶ Ｄ）法で被着し、その上
にキャップ層７ （反射防止膜）を被覆して上面から紫
外線レーザを照射してアニールし、多結晶シリコン膜を
シリコン単結晶膜３にした後、キャップ層７を除去して
、更に濃度１〜５Ｘ１０ｃｍ・の硼素イオンを注入しＰ
型シリコン結晶股３としてスレーショルド値を決める。
コン腰を化学気相成長（ＣＶ Ｄ）法で被着し、その上
にキャップ層７ （反射防止膜）を被覆して上面から紫
外線レーザを照射してアニールし、多結晶シリコン膜を
シリコン単結晶膜３にした後、キャップ層７を除去して
、更に濃度１〜５Ｘ１０ｃｍ・の硼素イオンを注入しＰ
型シリコン結晶股３としてスレーショルド値を決める。
次いで、第６図に示すようにＣＶＤ法によって膜厚１０
０人のアモルファスシリコン膜４を被着し、その上に膜
厚４００人の５ｉ０２ ｉｔｓ （ゲート絶縁膜ｂ）を
被着し、更にその上面に多結晶シリコン膜８を被着する
。次いで、５ｉ０２膜５と多結晶シリコン膜８とを同時
にパターンニングした後、全面に砒素イオンを注入して
、多結晶シリコン膜８ばＮ＋型シリコンゲート電極Ｂと
し、又同時にＮ＋型ソース領域Ｓおよびドレイン領域り
をも形成して、第３図に示すように完成させる。なお、
この場合ゲート電極Ｂは結晶化しても、また多結晶のま
までもどちらでもよい。
０人のアモルファスシリコン膜４を被着し、その上に膜
厚４００人の５ｉ０２ ｉｔｓ （ゲート絶縁膜ｂ）を
被着し、更にその上面に多結晶シリコン膜８を被着する
。次いで、５ｉ０２膜５と多結晶シリコン膜８とを同時
にパターンニングした後、全面に砒素イオンを注入して
、多結晶シリコン膜８ばＮ＋型シリコンゲート電極Ｂと
し、又同時にＮ＋型ソース領域Ｓおよびドレイン領域り
をも形成して、第３図に示すように完成させる。なお、
この場合ゲート電極Ｂは結晶化しても、また多結晶のま
までもどちらでもよい。
次に、第７図は絶縁基板１ｏ上に素子を形成した本発明
にかかる他の例を示しており、形成方法は略同様である
。また、ゲート電極はタングステンナどの金属を用いて
も構わない。
にかかる他の例を示しており、形成方法は略同様である
。また、ゲート電極はタングステンナどの金属を用いて
も構わない。
次ぎに、第８図ばＶＭＴのポテンシャル図を図示してお
り、横軸は距離、縦軸はポテンシャルである。同図（ａ
ｌはゲート電極Ａに正電位が加えられた場合で、反転層
Ｒ１はゲート絶縁膜ａ近傍に生じているから、電荷はこ
の反転層Ｒを素早く通過する。一方、同図（ｂ）ばゲー
ト電極Ｂに正電位が加えられて、反転層Ｒ２はゲート絶
縁膜す近傍に生しるから、電荷はその反転層Ｒをゆっく
りと通過する。そして、反転層Ｒ，から反転層Ｒ２への
変換およびその逆変換はチャネル領域での電荷のトンネ
ルによって起こるために、極めて早いスイッチ動作とな
り、この概念を導入した本発明の半導体装置は非常に高
速動作となる。
り、横軸は距離、縦軸はポテンシャルである。同図（ａ
ｌはゲート電極Ａに正電位が加えられた場合で、反転層
Ｒ１はゲート絶縁膜ａ近傍に生じているから、電荷はこ
の反転層Ｒを素早く通過する。一方、同図（ｂ）ばゲー
ト電極Ｂに正電位が加えられて、反転層Ｒ２はゲート絶
縁膜す近傍に生しるから、電荷はその反転層Ｒをゆっく
りと通過する。そして、反転層Ｒ，から反転層Ｒ２への
変換およびその逆変換はチャネル領域での電荷のトンネ
ルによって起こるために、極めて早いスイッチ動作とな
り、この概念を導入した本発明の半導体装置は非常に高
速動作となる。
（ｆ） 発明の効果
以上の説明から判るように、本発明にかかる半導体装置
は斬新な概念を採り入れたσＬ用性ある高速度スイッチ
素子で、しかも立体構造であるから一層高速化が助長さ
れ、極めて動作の早い半導体装置が得られるものである
。
は斬新な概念を採り入れたσＬ用性ある高速度スイッチ
素子で、しかも立体構造であるから一層高速化が助長さ
れ、極めて動作の早い半導体装置が得られるものである
。
第１図はＶＭＴ構造の立体模型図、第２図は回路概念図
、第３図は本発明にかかる一実施例の半導体装置断面図
、第４図〜第６図はその工程順概要断面図、第７図は本
発明にかかる他の実施例の半導体装置Ｖｉ面図、第８図
はＶＭＴのポテンシャル図である。 図中、Δは第１のゲート電極、Ｂは第２のケート電極、
Ｃはチャネル領域、ａは第１のゲート絶縁膜５ ｂは第
２のゲート絶縁膜、Ｓはソース領域。 Ｄばドレイン領域、１はＰ型半導体基板、２゜５．６は
二酸化シリコン膜、−３はＰ型シリコン結晶膜、４はア
モルファスシリコン膜、８は多結晶シリコン膜を示して
いる。 第１１ズ 第２図 第３図 第４図
、第３図は本発明にかかる一実施例の半導体装置断面図
、第４図〜第６図はその工程順概要断面図、第７図は本
発明にかかる他の実施例の半導体装置Ｖｉ面図、第８図
はＶＭＴのポテンシャル図である。 図中、Δは第１のゲート電極、Ｂは第２のケート電極、
Ｃはチャネル領域、ａは第１のゲート絶縁膜５ ｂは第
２のゲート絶縁膜、Ｓはソース領域。 Ｄばドレイン領域、１はＰ型半導体基板、２゜５．６は
二酸化シリコン膜、−３はＰ型シリコン結晶膜、４はア
モルファスシリコン膜、８は多結晶シリコン膜を示して
いる。 第１１ズ 第２図 第３図 第４図
Claims (1)
- 基板面の第１のゲート電極上に第１のゲート絶縁膜を介
して一導電型半導体単結晶膜と非単結晶シリコン膜とを
積層したチャネル領域が設けられ、該チャネル領域上・
に第２のゲート絶縁膜を介して第２のゲート電極が設け
られ、該チャネル領域両側に共通のソース領域とドレイ
ン領域とが設けられて、第１のゲート電極または第１の
ゲート電極との何れかを選択し、該ゲート電極に電圧を
印加してチャネル領域の電気伝導度が変化するようＧこ
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58057220A JPS59182571A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58057220A JPS59182571A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182571A true JPS59182571A (ja) | 1984-10-17 |
Family
ID=13049441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58057220A Pending JPS59182571A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748485A (en) * | 1985-03-21 | 1988-05-31 | Hughes Aircraft Company | Opposed dual-gate hybrid structure for three-dimensional integrated circuits |
| US5151765A (en) * | 1988-05-20 | 1992-09-29 | Fujitsu Limited | Semiconductor device comprising high-speed and high-current transistors formed in a common substrate and having matched characteristics |
-
1983
- 1983-03-31 JP JP58057220A patent/JPS59182571A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| JAPANESE JOURNAL OF APPLIED PHYSICS=1982 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748485A (en) * | 1985-03-21 | 1988-05-31 | Hughes Aircraft Company | Opposed dual-gate hybrid structure for three-dimensional integrated circuits |
| US5151765A (en) * | 1988-05-20 | 1992-09-29 | Fujitsu Limited | Semiconductor device comprising high-speed and high-current transistors formed in a common substrate and having matched characteristics |
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