JP3409548B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
ーラトランジスタと高耐圧な縦型バイポーラトランジス
タとを同一基板に搭載した半導体装置の製造方法に関す
るものである。
ての縦型NPNバイポーラトランジスタと高耐圧バイポ
ーラトランジスタとしての縦型NPNバイポーラトラン
ジスタとを、図24、図25によって説明する。
概略構成断面図を示す。
211上にはN型のエピタキシャル層212が形成され
ている。上記シリコン基板211の上層には、N+ 型の
埋め込み拡散層231が形成され、この埋め込み拡散層
231は上記エピタキシャル層212の下層にも拡散さ
れている。また上記エピタキシャル層212には高速バ
イポーラトランジスタの形成領域を分離するための素子
分離酸化膜213が形成されている。この素子分離酸化
膜213の下部には上記シリコン基板211に達するP
+ 型の素子分離拡散層214が形成されている。
1の形成領域におけるエピタキシャル層212の上層に
はP型のベース層232が形成され、さらにこのベース
層232に接続するP+ 型のグラフトベース層233が
形成されている。上記ベース層232の上層にはN+ 型
のエミッタ層234が形成されている。さらに、上記高
速バイポーラトランジスタ201の形成領域におけるエ
ピタキシャル層212には、上記グラフトベース層23
3から距離を置いた位置に、上記埋め込み拡散層231
に接続するN+ 型のコレクタ取り出し層235が形成さ
れている。
化膜215が形成され、上記グラフトベース層233上
の第1酸化膜215に第1開口部216が形成されてい
る。上記第1酸化膜215上には、第1開口部216か
ら上記グラフトベース層233に接続するベース取り出
し電極236が形成されている。さらに上記ベース取り
出し電極236を覆う状態に上記第1酸化膜215上に
は第2酸化膜217が形成されている。
32上に第2開口部218が形成されていて、その側壁
にはサイドウォール絶縁膜219が形成されている。こ
のサイドウォール絶縁膜219の内側がエミッタ開口部
になり、そのエミッタ開口部の底部に上記エミッタ層2
34が在る。上記第2酸化膜217上には、エミッタ開
口部から上記エミッタ層234に接続するエミッタ取り
出し電極237が形成されている。
り出し電極236に接続するベース電極238、エミッ
タ取り出し電極237に接続するエミッタ電極239、
および第2酸化膜217と第1酸化膜215とを通って
コレクタ取り出し層235に接続するコレクタ電極24
0が形成されている。上記の如くに、高速バイポーラト
ランジスタ201は構成されている。
の概略構成断面図を示す。
211上にはN型のエピタキシャル層250が上記高速
バイポーラトランジスタ(201)のエピタキシャル層
(212)よりも厚く形成されている。上記シリコン基
板211の上層には、N+ 型の埋め込み拡散層251が
上記高速バイポーラトランジスタ(201)の埋め込み
拡散層(231)よりも深く形成され、この埋め込み拡
散層251は上記エピタキシャル層250の下層にも拡
散されている。また上記エピタキシャル層250には高
耐圧バイポーラトランジスタ202の形成領域を分離す
るための素子分離酸化膜213が形成されている。この
素子分離酸化膜213の下部には上記シリコン基板21
1に達するP+ 型の素子分離拡散層214が形成されて
いる。
形成領域におけるエピタキシャル層250の上層にはP
型のベース層252が形成され、さらにこのベース層2
52に接続するP+ 型のグラフトベース層253が形成
されている。上記ベース層252の上層にはN+ 型のエ
ミッタ層254が形成されている。さらに、上記高耐圧
バイポーラトランジスタ202の形成領域におけるエピ
タキシャル層250には、上記グラフトベース層253
から離れた位置に、上記埋め込み拡散層251に接続す
るN+ 型のコレクタ取り出し層255が形成されてい
る。
化膜215が形成され、上記グラフトベース層253上
の第1酸化膜215に第1開口部216が形成されてい
る。上記第1酸化膜215上には、第1開口部216か
ら上記グラフトベース層253に接続するベース取り出
し電極256が形成されている。さらに上記ベース取り
出し電極256を覆う状態に上記第1酸化膜215上に
は第2酸化膜217が形成されている。
52上に第2開口部218が形成されていて、その側壁
にはサイドウォール絶縁膜219が形成されている。こ
のサイドウォール絶縁膜219の内側がエミッタ開口部
になり、そのエミッタ開口部の底部に上記エミッタ層2
54が在る。上記第2酸化膜217上には、エミッタ開
口部から上記エミッタ層254に接続するエミッタ取り
出し電極257が形成されている。
り出し電極256接続するベース電極258、エミッタ
取り出し電極257に接続するエミッタ電極259、お
よび第2酸化膜217と第1酸化膜215とを通ってコ
レクタ取り出し層255に接続するコレクタ電極260
が形成されている。上記の如くに、高耐圧バイポーラト
ランジスタ202は構成されている。
1および高耐圧バイポーラトランジスタ202の各不純
物分布を図26によって説明する。
01の深さ方向の不純物分布を示す。そして図26の縦
軸は対数で不純物濃度を示し、横軸はシリコン基板の表
面からの深さを示す。図26に示すように、高速バイポ
ーラトランジスタ201の深さ方向の不純物分布は、N
型のエピタキシャル層212の厚さが薄く不純物濃度が
高いことに特徴がある。
ジスタ202の不純物分布を示す。そして図27の縦軸
は対数で不純物濃度を示し、横軸はシリコン基板の表面
からの深さを示す。図27に示すように、高耐圧バイポ
ーラトランジスタ202の不純物分布は、N+ 型のエミ
ッタ層254、P型のシリコン基板211の各不純物濃
度は、高速バイポーラトランジスタ201の不純物濃度
と同様である。一方、N型のエピタキシャル層250
は、上記高速バイポーラトランジスタ201のN型のエ
ピタキシャル層212に比較して、厚さが厚く不純物濃
度が低いことに特徴がある。またP型のベース層252
は、一般に、高速バイポーラトランジスタのベース層よ
りも厚い。
トランジスタの耐圧BVcbo を高くするには、N型エピ
タキシャル層の濃度を低くするとともに厚さを厚くする
必要がある。
びエピタキシャル層の抵抗率とエピタキシャル層の厚さ
との関係は、超高速バイポーラデバイス,(1985)
菅野卓雄監修,永田穣編集,P57,図2.34に開示
されている。
タキシャル層の不純物密度は低い程、エピタキシャル層
の厚さは厚い程、バイポーラトランジスタの耐圧(BV
cbo)が高くなることがわかる。また、エピタキシャル
層の密度を一定にしてエピタキシャル層の厚さのみを厚
くしても、バイポーラトランジスタの耐圧(BVcbo)
が高くなる。
係は、IEDM'81Dig.Tech.Papers,(1981) Hanaoka.N and
Anzai.A ,p.512-515に開示されている。
タの耐圧BVcbo を高くするには、ベース濃度を適度に
高くし、ベース幅をある程度厚くする必要がある。その
ためにもN型のエピタキシャル層の厚さは厚くする必要
がある。N型のエピタキシャル層の濃度を低く、厚さを
厚くした場合、寄生バイポーラトランジスタ動作を抑え
るためのN+ 型の埋め込み層領域は広く、素子分離を確
実に行うためにP+ 分離領域は深く形成する必要があ
る。すなわち、セルの寸法を大きくする必要がある。
イポーラトランジスタは、コレクタのカーク効果を抑え
るために、N型のエピタキシャル層の濃度を高く、その
厚さを薄く形成する必要がある。一方、高耐圧バイポー
ラトランジスタは、耐圧を得るために、N型のエピタキ
シャル層の濃度を低く、その厚さを厚く形成する必要が
ある。このように、高速バイポーラトランジスタと高耐
圧バイポーラトランジスタとでは、エピタキシャル層に
対する要求が相反するものであった。そのため、高速バ
イポーラトランジスタと高耐圧バイポーラトランジスタ
とを同一基板に形成することは困難であった。
高耐圧バイポーラトランジスタとを同一基板に形成し、
その製造方法において最低限の工程追加で実現を可能と
して半導体装置の製造方法を提供することを目的とす
る。
成するためになされた半導体装置の製造方法である。
のシリコン基板上にN導電型のエピタキシャル層を形成
してなる半導体基板に、第1の縦型NPNバイポーラト
ランジスタと、この第1の縦型NPNバイポーラトラン
ジスタと耐圧の異なる第2の縦型NPNバイポーラトラ
ンジスタとを形成する半導体装置の製造方法において、
上記シリコン基板上にエピタキシャル層を形成する前に
以下の工程を行う。すなわち、第2の縦型NPNバイポ
ーラトランジスタの形成領域におけるシリコン基板の上
層に、N導電型の第2の埋め込み拡散層を形成する工程
を行う。その後、第1の縦型NPNバイポーラトランジ
スタの形成領域におけるシリコン基板の上層に、N導電
型でかつ第2の埋め込み拡散層よりも不純物濃度が高
く、第2の埋め込み拡散層の深さよりも浅い深さを有す
る第1の埋め込み拡散層を形成する。この第1の埋め込
み拡散層を形成する工程と同一工程で、第2の縦型NP
Nバイポーラトランジスタの形成領域におけるシリコン
基板の上層に、前記第2の縦型NPNバイポーラトラン
ジスタのコレクタを取り出すもので前記N導電型のエピ
タキシャル層に形成されるコレクタ取り出し拡散層と前
記N導電型の第2の埋め込み拡散層とに接続するもの
で、N導電型でかつ第2の埋め込み拡散層の不純物濃度
よりも高い不純物濃度を有する埋め込み拡散層を形成す
る。
1の縦型NPNバイポーラトランジスタの形成領域にお
けるシリコン基板の上層に、N導電型の第1の埋め込み
拡散層を形成することから、第1の縦型NPNバイポー
ラトランジスタでは、エピタキシャル層と第1の埋め込
み拡散層とがコレクタ層となるが、実効的にはエピタキ
シャル層がコレクタ層となる。一方、第2の縦型NPN
バイポーラトランジスタの形成領域におけるシリコン基
板の上層に、N導電型の第2の埋め込み拡散層を形成す
ることから、第2の縦型バイポーラトランジスタでは、
エピタキシャル層と第2の埋め込み拡散層とが実効的な
コレクタ層となる。しかも第2の埋め込み拡散層の不純
物濃度は第1の埋め込み拡散層の不純物濃度よりも低
く、第2の埋め込み拡散層の深さは第1の埋め込み拡散
層の深さよりも深い状態に形成することから、第2の縦
型NPNバイポーラトランジスタの実効的なコレクタ層
は第1の縦型NPNバイポーラトランジスタの実効的な
コレクタ層よりも厚くなり、かつ不純物濃度が低くな
る。そのため、第1の縦型NPNバイポーラトランジス
タは第2の縦型NPNバイポーラトランジスタよりも高
速動作が可能となり、第2の縦型NPNバイポーラトラ
ンジスタは第1の縦型NPNバイポーラトランジスタよ
りも耐圧が高いものとなる。
のシリコン基板上にN導電型のエピタキシャル層を形成
してなる半導体基板に、第1の縦型NPNバイポーラト
ランジスタと、この第1の縦型NPNバイポーラトラン
ジスタと耐圧の異なる第2の縦型NPNバイポーラトラ
ンジスタと、第3の縦型PNPバイポーラトランジスタ
とを形成する半導体装置の製造方法において、シリコン
基板上にエピタキシャル層を形成する前に以下の工程を
行う。すなわち、第2の縦型NPNバイポーラトランジ
スタの形成領域におけるシリコン基板の上層に、N導電
型の第2の埋め込み拡散層を形成する工程を行う。およ
び第2の埋め込み拡散層を形成する工程と同一工程で、
第3の縦型PNPバイポーラトランジスタの形成領域に
おけるシリコン基板の上層に、N導電型の分離拡散層を
形成する工程を行う。その後、第1の縦型NPNバイポ
ーラトランジスタの第1の埋め込み拡散層を前記第2の
埋め込み拡散層の不純物濃度よりも高い不純物濃度を有
し前記第2の埋め込み拡散層の深さよりも浅い深さに形
成する工程と同一工程で、第2の縦型NPNバイポーラ
トランジスタの形成領域におけるシリコン基板の上層
に、前記第2の縦型NPNバイポーラトランジスタのコ
レクタを取り出すもので前記N導電型のエピタキシャル
層に形成されるコレクタ取り出し拡散層と前記N導電型
の第2の埋め込み拡散層とに接続するもので、N導電型
でかつ第2の埋め込み拡散層の不純物濃度よりも高い不
純物濃度を有する埋め込み拡散層を形成する。
2の縦型NPNバイポーラトランジスタの形成領域にお
けるシリコン基板の上層に、エピタキシャル層と同一導
電型で、第1の縦型NPNバイポーラトランジスタの形
成領域に形成される第1の埋め込み拡散層の不純物濃度
よりも低い不純物濃度を有し該第1の埋め込み拡散層の
深さよりも深い深さを有する第2の埋め込み拡散層を形
成する工程を行うことから、この領域に形成される第2
の縦型NPNバイポーラトランジスタは第1の縦型NP
Nバイポーラトランジスタよりも耐圧が高いものとな
る。しかも、第2の縦型NPNバイポーラトランジスタ
の形成領域に第2の埋め込み拡散層を形成する工程を、
第3の縦型PNPバイポーラトランジスタの形成領域に
分離拡散層を形成する工程と同時に行うことから、第2
の埋め込み拡散層を形成するために、新たなる工程を行
う必要がない。
製造される半導体装置の基本形の一例を、図1の概略構
成断面図によって説明する。図では、一例として、いわ
ゆるダブルポリシリコン構造を成し、自己整合的に形成
したエミッタ/ベースを有する、高速な縦型NPNバイ
ポーラトランジスタ(以下、第1のバイポーラトランジ
スタという)と高耐圧な縦型NPNバイポーラトランジ
スタ(以下、第2のバイポーラトランジスタという)と
を示す。
1上にはN型のエピタキシャル層12が形成されてい
る。上記エピタキシャル層12には第1のバイポーラト
ランジスタの形成領域101と第2のバイポーラトラン
ジスタの形成領域102とを分離するための素子分離酸
化膜13が形成されている。この素子分離酸化膜13の
下部には上記シリコン基板11に達するP+ 型の素子分
離拡散層14が形成されている。
形成領域101における上記シリコン基板11の上層に
は、N+ 型の第1の埋め込み拡散層31が形成され、こ
の第1の埋め込み拡散層31は上記エピタキシャル層1
2の下層にも拡散されている。さらに上記エピタキシャ
ル層12の上層にはP型のベース層32が形成され、さ
らにこのベース層32に接続するP+ 型のグラフトベー
ス層33が形成されている。上記ベース層32の上層に
はN+ 型のエミッタ層34が形成されている。さらに、
上記第1のバイポーラトランジスタの形成領域101に
おけるエピタキシャル層12には、上記グラフトベース
層33から間隔を置いた位置に、上記第1の埋め込み拡
散層31に接続するN+ 型のコレクタ取り出し層35が
形成されている。
成領域102におけるシリコン基板11の上層には、N
型の第2の埋め込み拡散層51が上記第1の埋め込み拡
散層31よりも深い状態に形成されている。そしてこの
第2の埋め込み拡散層51の不純物濃度は、エピタキシ
ャル層12の不純物濃度と同等程度、またはそれ以上で
あっても第1の埋め込み拡散層31の不純物濃度よりも
低い状態になっている。なお、第2の埋め込み拡散層5
1は上記エピタキシャル層12の下層にも若干拡散され
ている。
形成領域102におけるエピタキシャル層12の上層に
はP型のベース層52が形成され、さらにこのベース層
52に接続するP+ 型のグラフトベース層53が形成さ
れている。上記ベース層52の上層にはN+ 型のエミッ
タ層54が形成されている。さらに、上記第2のバイポ
ーラトランジスタの形成領域102におけるエピタキシ
ャル層12には、上記グラフトベース層53から間隔を
置いた位置に、上記第2の埋め込み拡散層51に接続す
るN+ 型のコレクタ取り出し層55が形成されている。
膜15が形成され、上記ベース層32,52およびグラ
フトベース層33,53上の第1酸化膜15に第1開口
部36,56が形成されている。上記第1酸化膜15上
には、各第1開口部36,56から各グラフトベース層
33,53に接続するベース取り出し電極37,57が
形成されている。さらに上記ベース取り出し電極37,
57を覆う状態に上記第1酸化膜15上には第2酸化膜
16が形成されている。
2,52上に第2開口部38,58が形成されていて、
その側壁にはサイドウォール絶縁膜39,59が形成さ
れている。このサイドウォール絶縁膜39,59の内側
がエミッタ開口部40,60となり、そのエミッタ開口
部40,60の底部に上記エミッタ層34,54が在
る。上記第2酸化膜16上には、エミッタ開口部40,
60から上記エミッタ層34,54に接続するエミッタ
取り出し電極41,61が形成されている。
上の上記第2酸化膜16にはベースコンタクトホール4
2,62が形成され、上記コレクタ取り出し層35,5
5上の第1,第2酸化膜15,16にはコレクタコンタ
クトホール43,63が形成されている。そしてベース
コンタクトホール42,62を通して上記ベース取り出
し電極37,57に接続するベース電極44,64、エ
ミッタ取り出し電極41,61に接続するエミッタ電極
45,65、コレクタコンタクトホール43,63を通
してコレクタ取り出し層35,55に接続するコレクタ
電極46,66が形成されている。上記の如くに、第1
のバイポーラトランジスタ1および第2のバイポーラト
ランジスタ2は構成され、各第1,第2のバイポーラト
ランジスタ1,2によって半導体装置5が構成されてい
る。
純物分布を図2によって説明し、第2のバイポーラトラ
ンジスタ2の不純物分布を図3によって説明する。図2
および図3の各縦軸は対数(log)で不純物濃度(任
意単位)を表し、各横軸は基板表面からの深さ(任意単
位)を表している。
に示すように、N型のエピタキシャル層12が実効的な
コレクタとして機能する。そして第1の埋め込み拡散層
31は、低濃度のエピタキシャル層12中を層方向に流
れようとするコレクタ電流を第1の埋め込み拡散層31
に流すようにして、コレクタ抵抗を低減する機能を持
つ。したがって、エピタキシャル層12が実効的にコレ
クタ層となり、薄いコレクタ層が実現される。
は、図3に示すように、第2の埋め込み拡散層51が形
成されていることから、あたかもエピタキシャル層12
を厚く形成したような状態になる。すなわち、N型のエ
ピタキシャル層12とN型の第2の埋め込み拡散層51
とが実効的なコレクタ層として機能する。したがって、
コレクタ層の厚さは実効的に厚くなるため、第2のバイ
ポーラトランジスタ2の耐圧は高いものとなる。
タ1のコレクタ層の厚さは第2のバイポーラトランジス
タ2のコレクタ層の厚さよりも薄くなり、第2の埋め込
み拡散層51は第1の埋め込み拡散層31よりも不純物
濃度が低くなるため、第1のバイポーラトランジスタ1
は第2のバイポーラトランジスタ2よりも高速に動作
し、第2のバイポーラトランジスタ2は第1のバイポー
ラトランジスタ1よりも耐圧が高くなる。しかも第1,
第2の埋め込み拡散層31,51の不純物濃度と深さと
を変えることにより、動作速度、耐圧を変えているの
で、第1,第2のバイポーラトランジスタ1,2は同一
の半導体基板10に形成することが可能となる。
5の製造方法を、図4〜図14の製造工程図によって、
以下に説明する。
って、P型のシリコン基板(例えば<111>基板)1
1に酸化膜111をおよそ10nm〜30nmの厚さに
形成する。その後、リソグラフィー技術(例えば、レジ
スト塗布によるレジスト膜の形成、露光、現像、ベーキ
ング等の処理)によってレジストマスク112を形成す
る。このレジストマスク112は、高速な縦型NPNバ
イポーラトランジスタとなる第1のバイポーラトランジ
スタの形成領域101を覆い、高耐圧な縦型NPNバイ
ポーラトランジスタとなる第2のバイポーラトランジス
タの形成領域102における第2の埋め込み拡散層(5
1)を形成する領域上に開口部113が形成されてい
る。
イオン注入法によって、上記シリコン基板11に、第2
の埋め込み拡散層(51)を形成するために、例えばN
型の不純物イオンをドーピングする。上記イオン注入条
件としては、上記N型の不純物イオンには例えばリンイ
オン(Phos+ )を用い、イオン注入エネルギーを例
えば300keV〜1MeVの範囲に設定し、ドーズ量
を1×1013個/cm2 〜1×1015個/cm2 の範囲
に設定した。
アッシングおよび洗浄)によって上記レジストマスク1
12を除去する。
気相成長(以下、CVDという、CVDはChemical Vap
our Depositionの略)法によって、上記シリコン基板1
1上に酸化膜114を300nmの厚さに形成する。こ
こでは、酸化膜(111)も酸化膜114に含めて示し
た。続いてリソグラフィー技術(例えば、レジスト塗布
によるレジスト膜の形成、露光、現像、ベーキング等の
処理)およびエッチング技術(例えば、反応性イオンエ
ッチング)によって、第1のバイポーラトランジスタの
形成領域101における第1の埋め込み拡散層(31)
の形成領域上の上記酸化膜114に開口部115を形成
する。
たレジスト膜を既存のレジスト除去技術(例えばアッシ
ングおよび洗浄)によって除去する。なお、以降の説明
においては、エッチングで用いたレジスト膜は、エッチ
ングが終了した後、除去するものとする。
て、酸化アンチモン(Sb2 O3 )を用いたアンチモン
(Sb)の気相拡散(例えば、拡散温度は1200℃)
法によって、上記シリコン基板11中にN+ 型の第1の
埋め込み拡散層31を形成する。このときのシート抵抗
(ρs)は、例えば20Ω/□〜50Ω/□の範囲に設
定し、拡散深さ(xj)は1μm〜2μmの範囲に設定
した。この拡散では、前記ドーピングしたN型の不純物
(リンイオン)も拡散されてN型の第2の埋め込み拡散
層51を形成する。またシリコン基板11の露出面には
酸化膜(図示省略)が形成される。その後、エッチング
および洗浄処理によって、上記シリコン基板11上に形
成されている上記酸化膜111および酸化膜114を除
去する。
エピタキシャル成長法によって、上記シリコン基板11
上に、抵抗率が0.3Ωcm〜5Ωcmの範囲で、厚さ
が0.7μm〜2μmの範囲のN型のエピタキシャル層
12を形成して、シリコン基板11とエピタキシャル層
12とからなる半導体基板10を形成する。このエピタ
キシャル成長では、上記第1の埋め込み拡散層31がエ
ピタキシャル層12の下部側に拡散され、上記第2の埋
め込み拡散層51はエピタキシャル層12とシリコン基
板11との界面まで拡散される。
法によって、上記エピタキシャル層12の表層に酸化膜
116を20nm〜50nmの範囲の膜厚に形成する。
さらに減圧CVD法によって、窒化シリコン膜117を
50nm〜100nmの範囲の膜厚に形成する。上記酸
化膜116および窒化シリコン膜117の各膜厚は、後
工程の局所酸化法〔例えば、LOCOS(Local Oxidat
ion of Silicon)法〕の際にいわゆるバーズビークの長
さ、応力や欠陥発生の制御性で決定される。
ラフィー技術(例えば、レジスト塗布によるレジスト膜
の形成、露光、現像、ベーキング等の処理)およびエッ
チング技術(例えば、反応性イオンエッチング)によっ
て、LOCOS法によって酸化膜を形成する領域上の上
記酸化膜116および窒化シリコン膜117に開口部1
18を形成し、さらに上記エピタキシャル層12の上層
もエッチングする。すなわち、上記第1の埋め込み拡散
層31上および上記第2の埋め込み拡散層51上に、上
記酸化膜116および窒化シリコン膜117を残す。上
記エピタキシャル層12のエッチング量は、LOCOS
法による酸化後、その素子分離酸化膜(13)の表面が
ほぼ平坦になるように、素子分離酸化膜(13)の膜厚
の1/2の厚さ分に相当する深さとする。
技術である局所酸化法(例えば、LOCOS法)によっ
て、エピタキシャル層12の露出領域に0.6μm〜
1.5μm程度の厚さの素子分離酸化膜13を形成す
る。このLOCOS法の条件としては、例えば、酸化雰
囲気を1000℃〜1050℃の温度範囲における水蒸
気雰囲気とし、酸化時間を2時間〜6時間の範囲に設定
した。その後、熱リン酸を用いたウエットエッチングに
よって、上記窒化シリコン(117)を除去する。この
図では、窒化シリコン(117)を除去した後を示し
た。
ラフィー技術(例えば、レジスト塗布によるレジスト膜
の形成、露光、現像、ベーキング等の処理)によってレ
ジストマスク119を形成する。このレジストマスク1
19には、N+ 型のコレクタ取り出し拡散層(35,5
5)の形成領域上に開口部120,121が形成されて
いる。
ン注入法によって、上記開口部120,121からエピ
タキシャル層12にコレクタ取り出し拡散層(35,5
5)を形成するためのリンイオン(Phos+ )をドー
ピングする。上記イオン注入条件としては、イオン注入
エネルギーを例えば40keV〜100keVの範囲に
設定し、ドーズ量を1×1015個/cm2 〜1×1016
個/cm2 の範囲に設定した。
アッシングおよび洗浄)によって上記レジストマスク1
19を除去する。
CVD法によって、半導体基板10上の全面に酸化膜1
22を100nm〜600nmの範囲の厚さに形成す
る。その後、900℃〜1000℃の温度範囲でアニー
リングを例えば30分間行うことによって、上記リンイ
オン(Phos+ )を拡散することで上記N+ 型のコレ
クタ取り出し拡散層35,55を形成する。さらに上記
LOCOS法によって形成した素子分離酸化膜13のバ
ーズヘッド13bを平坦化するために、レジスト塗布技
術によってレジスト膜123を形成する。
技術であるエッチバック技術によって、上記レジスト膜
(123)を除去するとともにバーズヘッド(13b)
上部を除去して、エピタキシャル層12および素子分離
酸化膜13の各表面の平坦化を行う。なお、この平坦化
技術は、上記LOCOS法で用いた窒化シリコン膜(1
17)を研磨ストッパにした精密研磨(例えば、ケミカ
ルメカニカルポリシング)によって行うことも可能であ
る。この場合には、研磨後に窒化シリコン膜(117)
を除去する。
熱酸化法によって、半導体基板10(エピタキシャル層
12)の露出している表面に酸化膜(図示省略)を10
nm〜30nmの厚さの範囲に形成する。この熱酸化法
は、例えば900℃の温度雰囲気にて行う。その後リソ
グラフィー技術(例えば、レジスト塗布によるレジスト
膜の形成、露光、現像、ベーキング等の処理)によって
レジストマスク124を形成する。このレジストマスク
124には、P+ 型の素子分離拡散層(14)の形成領
域上に開口部125が形成されている。
ン注入法によって、半導体基板10(エピタキシャル層
12)にP+ 型の素子分離拡散層(14)を形成するた
めのホウ素イオン(B+ )をドーピングする。上記イオ
ン注入条件としては、イオン注入エネルギーを例えば2
00keV〜900keVの範囲に設定し、ドーズ量を
1×1013個/cm2 〜1×1014個/cm2 の範囲に
設定した。その後、既存のレジスト除去技術(例えばア
ッシングおよび洗浄)によって上記レジストマスク12
4を除去する。
CVD法によって、半導体基板10上の全面に第1酸化
膜15を50nm〜200nmの範囲の厚さに形成す
る。次いで、リソグラフィー技術(例えば、レジスト塗
布によるレジスト膜の形成、露光、現像、ベーキング等
の処理)によってレジストマスク126を形成する。こ
のレジストマスク126には、NPNトランジスタのベ
ース電極部の形成領域上に開口部127,128が形成
されている。その後上記レジストマスク126を用いた
エッチング技術によって、上記第1酸化膜15および上
記図8の(1)で説明した酸化膜(図示省略)をエッチ
ングして第1開口部36,56を形成する。このエッチ
ングは、例えばエッチングガスに酸素(O2 )とトリフ
ルオロメタン(CHF3 )とを用いて行う。
CVD法によって、第1酸化膜15を覆う状態に、半導
体基板10上の全面にポリシリコン膜129を例えば1
00nm〜300nmの範囲の厚さに形成する。さらに
イオン注入法によって、上記ポリシリコン膜129の全
面に二フッ化ホウ素イオン(BF2 + )をドーピング
する。このときのイオン注入条件としては、イオン注入
エネルギーを例えば30keV〜70keVの範囲に設
定し、ドーズ量を1×1014個/cm2 〜1×1016個
/cm2 の範囲に設定した。
ラフィー技術(例えば、レジスト塗布によるレジスト膜
の形成、露光、現像、ベーキング等の処理)によってレ
ジストマスク130,131を形成する。このレジスト
マスク130,131は、各エミッタ/ベースの形成領
域上を覆う状態に形成される。続いて上記レジストマス
ク130,131を用いたエッチング技術によって、上
記ポリシリコン膜129をエッチングして除去すること
により、上記ポリシリコン膜129でベース取り出し電
極37,57を形成する。このエッチングは、例えばエ
ッチングガスにトリクロロトリフルオロエタン(C2 C
l3 F3 )とサルファーヘキサフルオライド(SF6 )
とを用いて行う。なお、この図では、ポリシリコン膜1
29のエッチングを行った後の態様を示している。
ばCVD法によって、ベース取り出し電極37,57を
覆う状態に、半導体基板10上の全面に第2酸化膜16
を形成する。続いてリソグラフィー技術(例えば、レジ
スト塗布によるレジスト膜の形成、露光、現像、ベーキ
ング等の処理)によってレジストマスク132を形成す
る。このレジストマスク132は、各エミッタ/ベース
の形成領域上に開口部133,134が形成されてい
る。
エッチング技術、例えば反応性イオンエッチング(RI
E)によって、上記開口部133,134の底部の上記
第2酸化膜16、上記ベース取り出し電極37,57を
除去して、第2開口部38,58を形成する。このエッ
チングは、第2酸化膜16のエッチングガスに例えば酸
素(O2 )とトリフルオロメタン(CHF3 )とを用
い、ポリシリコンからなるベース取り出し電極37,5
7のエッチングガスに例えばトリクロロトリフルオロエ
タン(C2 Cl3 F3 )とサルファーヘキサフルオライ
ド(SF6 )とを用いる。
ば熱酸化法によって、半導体基板10上の全面に薄い酸
化膜(図示省略)を形成する。この薄い酸化膜は、イオ
ン注入の際の緩衝膜となるもので、例えば10nm程度
の膜厚に形成される。さらに上記第2酸化膜16をイオ
ン注入マスクにしたイオン注入法によって、前記第2開
口部38,58の底部のエピタキシャル層12に二フッ
化ホウ素イオン(BF2 + )をドーピングする。そし
て、エピタキシャル層12にベース層(32,52)を
形成する。このときのイオン注入条件としては、イオン
注入エネルギーを例えば20keV〜100keVの範
囲に設定し、ドーズ量を1×1013個/cm2 〜1×1
014個/cm2 の範囲に設定した。
ばCVD法によって、半導体基板10上の全面を覆う状
態に酸化膜135を300nm〜600nmの範囲の膜
厚に形成する。その後、800℃〜950℃の温度雰囲
気で10分〜60分の範囲でアニーリングを行って、ベ
ース層32,52、素子分離拡散層14を活性化する。
このとき、ベース取り出し電極37,57から高濃度の
ホウ素がエピタキシャル層12に拡散して、グラフトベ
ース層33,53が形成される。この領域は、後のアニ
ーリングによっても拡散される。
性イオンエッチングによって、上記酸化膜(135)を
異方性エッチングして、第2開口部38,58の側壁に
サイドウォール酸化膜39,59を形成する。上記エッ
チングは、例えばエッチングガスに酸素(O2 )とトリ
フルオロメタン(CHF2 )とを用いて行う。
ばCVD法によって、半導体基板10上の全面を覆う状
態にポリシリコン膜136を50nm〜200nmの範
囲の膜厚に形成する。その後イオン注入法によって、上
記ポリシリコン膜136の全面にヒ素イオン(As+ )
をドーピングする。このときのイオン注入条件として
は、イオン注入エネルギーを例えば30keV〜100
keVの範囲に設定し、ドーズ量を1×1015個/cm
2 〜1×1016個/cm2 の範囲に設定した。
ばCVD法によって、上記ポリシリコン膜136上の全
面に酸化膜137を例えば300nmの膜厚に形成す
る。その後、ファーネスアニーリングによって800℃
〜950℃の温度雰囲気で10分〜60分の範囲でアニ
ーリングを行うか、または急速加熱アニーリング〔RT
A(Rapid Thermal Annealing )〕法によって、900
℃〜1100℃の温度で数秒〜数十秒の範囲でアニーリ
ングを行うことで、ポリシリコン膜136中の不純物を
ベース層32,52の上層に拡散し、エミッタ層34,
54を形成するとともに活性化する。
ットエッチングによって、酸化膜(137)を除去す
る。続いてリソグラフィー技術(例えば、レジスト塗布
によるレジスト膜の形成、露光、現像、ベーキング等の
処理)によってレジストマスク138,139を形成す
る。このレジストマスク138,139は、各エミッタ
部分の形成領域上を覆う状態に形成される。続いて上記
レジストマスク138,139を用いたエッチング技術
によって、上記ポリシリコン膜(136)をエッチング
して、エミッタ取り出し電極41,61を形成する。こ
のエッチングは、例えばエッチングガスにトリクロロト
リフルオロエタン(C2 Cl3 F3 )とサルファーヘキ
サフルオライド(SF6 )とを用いて行う。
グラフィー技術(例えば、レジスト塗布によるレジスト
膜の形成、露光、現像、ベーキング等の処理)によって
レジストマスク140を形成する。このレジストマスク
140は、各ベース取り出し電極37,57および各コ
レクタ取り出し拡散層35,55に接続される各電極の
コンタクトホール形成領域上に開口部141〜144が
形成されている。続いて上記レジストマスク140を用
いたエッチング技術、例えば反応性イオンエッチングに
よって、上記開口部141〜144の各底部の上記第2
酸化膜16、上記第1酸化膜15等を除去して各ベース
取り出し電極37,57および各コレクタ取り出し拡散
層35,55を露出させる。
タリングによって、バリアメタル層およびアルミニウム
系金属配線層を形成した後、上記説明したのと同様のリ
ソグラフィー技術によってレジストマスク145〜15
0を形成した後、そのレジストマスク145〜150を
用いたエッチング技術によって、バリアメタル層および
アルミニウム系金属配線層をパターニングする。そし
て、ベース電極44,64、エミッタ電極45,65、
コレクタ電極46,66を形成する。その後、上記レジ
ストマスク145〜150を、例えばアッシングによっ
て除去する。
に、高速な縦型NPNバイポーラトランジスタである第
1のバイポーラトランジスタ1および高耐圧な縦型NP
Nバイポーラトランジスタである第2のバイポーラトラ
ンジスタ2で構成される半導体装置5が形成される。以
降、図示はしないが、既知の技術によって多層配線を形
成する。
装置5の製造方法では、第1の縦型バイポーラトランジ
スタ1の形成領域101におけるシリコン基板11の上
層に、エピタキシャル層12と同一導電型の第1の埋め
込み拡散層31を形成することから、第1の縦型バイポ
ーラトランジスタ1では、エピタキシャル層12と第1
の埋め込み拡散層31とがコレクタ層となるが、実効的
にはエピタキシャル層12がコレクタ層となる。
2の形成領域102におけるシリコン基板11の上層
に、エピタキシャル層12と同一導電型の第2の埋め込
み拡散層51を形成することから、第2の縦型バイポー
ラトランジスタ2では、エピタキシャル層12と第2の
埋め込み拡散層51とが実効的なコレクタ層となる。
濃度は第1の埋め込み拡散層31の不純物濃度よりも低
く、第2の埋め込み拡散層51の深さは第1の埋め込み
拡散層31の深さよりも深い状態に形成することから、
第2のバイポーラトランジスタ2の実効的なコレクタ層
は第1のバイポーラトランジスタ1の実効的なコレクタ
層よりも厚くなり、かつ不純物濃度が低くなる。そのた
め、第1の縦型バイポーラトランジスタ1は第2の縦型
バイポーラトランジスタ2よりも高速動作が可能とな
り、第2の縦型バイポーラトランジスタ2は第1の縦型
バイポーラトランジスタ1よりも耐圧が高いものとな
る。
では、第2の埋め込み拡散層51が第1の埋め込み拡散
層31よりも深くかつ低濃度に形成されているため、寄
生PNPトランジスタ(グラフトベース層53がエミッ
タ、N型のエピタキシャル層12がベース、およびP型
のシリコン基板11がコレクタに相当)の電流増幅率h
FEが大きくなる、またコレクタ抵抗が大きくなるという
問題が生じる。そこで、これらの問題を解決するための
手段を第1の実施形態の変形例として、図15の概略構
成断面図によって説明する。
成される半導体装置に係わる実施の形態を図15によっ
て説明する。図15に示すように、第1の実施形態に係
わる半導体装置5は、前記図1によって説明した第2の
バイポーラトランジスタ2において、エピタキシャル層
12に形成したN+ 型のコレクタ取り出し拡散層55
と、N+ 型の第2の埋め込み拡散層51とに接続するも
ので、第2の埋め込み拡散層51の不純物濃度よりも高
い不純物濃度を有する埋め込み拡散層68を、半導体基
板10の上層に形成したものである。この埋め込み取り
出し拡散層68は、第1の埋め込み拡散層31と同時に
形成し、そして同一の導電型、同様の不純物濃度および
同様の深さに形成する。これにより、第2の縦型バイポ
ーラトランジスタ2の寄生トランジスタ動作を抑え、さ
らにコレクタ抵抗の増大を抑えることが可能になる。
わる実施の形態を、図16の製造工程図によって説明す
る。なお、前記図4〜図14によって説明した構成部品
と同様のものには同一符号を付す。
よって、P型のシリコン基板11に酸化膜111をおよ
そ10nm〜30nmの厚さに形成する。その後、リソ
グラフィー技術(例えば、レジスト塗布によるレジスト
膜の形成、露光、現像、ベーキング等の処理)によって
レジストマスク112を形成する。このレジストマスク
112には、第1のバイポーラトランジスタの形成領域
101を覆い、第2のバイポーラトランジスタ2の形成
領域102におけるN+ 型の第2の埋め込み拡散層(5
1)を形成する領域上に開口部113が形成されてい
る。
イオン注入法によって、上記シリコン基板11に、第2
の埋め込み拡散層(51)を形成するために、例えばN
型の不純物イオンをドーピングする。上記イオン注入条
件としては、上記N型の不純物イオンには例えばリンイ
オン(Phos+ )を用い、イオン注入エネルギーを例
えば300keV〜1MeVの範囲に設定し、ドーズ量
を1×1013個/cm2 〜1×1015個/cm2 の範囲
に設定した。
アッシングおよび洗浄)によって上記レジストマスク1
12を除去する。
的気相成長法によって、上記シリコン基板11上に酸化
膜114を300nmの厚さに形成する。続いてリソグ
ラフィー技術(例えば、レジスト塗布によるレジスト膜
の形成、露光、現像、ベーキング等の処理)およびエッ
チング技術(例えば、反応性イオンエッチング)によっ
て、第1のバイポーラトランジスタの形成領域101に
おける第1の埋め込み拡散層(31)を形成する領域上
および第2のバイポーラトランジスタの形成領域102
におけるN+ 型の埋め込み拡散層(68)を形成する領
域上の上記酸化膜114に開口部115および開口部1
61を形成する。
たレジスト膜を既存のレジスト除去技術(例えばアッシ
ングおよび洗浄)によって除去する。なお、以降の説明
においては、エッチングで用いたレジスト膜は、エッチ
ングが終了した後、除去するものとする。
て、酸化アンチモン(Sb2 O3 )を用いたアンチモン
(Sb)の気相拡散(例えば、拡散温度は1200℃)
法によって、シリコン基板11中にN+ 型の第1の埋め
込み拡散層31およびN+ 型の埋め込み拡散層68を形
成する。このときのシート抵抗(ρs)は、例えば20
Ω/□〜50Ω/□の範囲に設定し、拡散深さ(xj)
は1μm〜2μmの範囲に設定した。なお、上記気相拡
散では、シリコン基板11の露出面に酸化膜(図示省
略)が形成される。
のエピタキシャル成長法によって、上記シリコン基板1
1上に、抵抗率が0.3Ωcm〜5Ωcmお範囲で、厚
さが0.7μm〜2μmの範囲のN型のエピタキシャル
層12を形成して、シリコン基板11とエピタキシャル
層12とからなる半導体基板10を形成する。このエピ
タキシャル成長では、上記第1の埋め込み拡散層31が
エピタキシャル層12の下部側に拡散され、上記第2の
埋め込み拡散層51はエピタキシャル層12とシリコン
基板11との界面まで拡散される。また、埋め込み拡散
層68も第1の埋め込み拡散層31と同様に拡散され
る。
を行う。その結果、前記図15によって説明したような
構成の半導体装置5が得られる。
の製造方法では、埋め込み拡散層68を形成するのに、
従来からの工程である、第1の埋め込み拡散層31を形
成する工程と同時に行える。そのため、工程の増加は無
い。
される半導体装置を、図17の概略構成断面図によって
説明する。ここでは、高耐圧な縦型NPNバイポーラト
ランジスタ(以下、第2のバイポーラトランジスタとい
う)と縦型PNPバイポーラトランジスタ(以下、第3
のバイポーラトランジスタという)とからなる半導体装
置に関して説明する。なお、第2のバイポーラトランジ
スタは図1によって説明したものと同様の構成を成す。
また、前記図1によって説明した構成部品と同様のもの
には同一の符号を付した。
11上にはN型のエピタキシャル層12が形成されてい
る。上記エピタキシャル層12には第2のバイポーラト
ランジスタの形成領域102と第3のバイポーラトラン
ジスタの形成領域103とを分離するための素子分離酸
化膜13が形成されている。この素子分離酸化膜13の
下部には上記シリコン基板11に達するP+ 型の素子分
離拡散層14が形成されている。
102における上記シリコン基板11の上層には、前記
図1によって説明したのと同様に、N型の第2の埋め込
み拡散層51が高速な縦型NPNバイポーラトランジス
タのN+ 型の埋め込み拡散層(図示省略)よりも深い状
態に形成されている。そしてこの第2の埋め込み拡散層
51の不純物濃度は、エピタキシャル層12の不純物濃
度と同等程度、またはそれ以上であっても上記N+ 型の
埋め込み拡散層の不純物濃度よりも低い状態になってい
る。なお、第2の埋め込み拡散層51は上記エピタキシ
ャル層12の下層にも若干拡散されている。
形成領域102におけるエピタキシャル層12の上層に
はP型のベース層52が形成され、さらにこのベース層
52に接続するP+ 型のグラフトベース層53が形成さ
れている。上記ベース層52の上層にはN+ 型のエミッ
タ層54が形成されている。さらに、上記第2のバイポ
ーラトランジスタの形成領域102におけるエピタキシ
ャル層12には、上記グラフトベース層53から間隔を
置いた位置に、上記第2の埋め込み拡散層51に接続す
るN+ 型のコレクタ取り出し拡散層55が形成されてい
る。
成領域103における上記シリコン基板11の上層に
は、N型の分離拡散層91とこのN型の分離拡散層91
によってシリコン基板11から分離される状態のP+ 型
の埋め込み拡散層71とが形成されている。上記分離拡
散層91は、上記第2の埋め込み拡散層51とほぼ同等
の深さに形成されている。そしてP+ 型の埋め込み拡散
層71は上記エピタキシャル層12の下層にも若干拡散
されている。
のベース層72が形成され、このベース層72の上層の
一部分にはN+ 型のベース取り出し拡散層73が形成さ
れている。このN+ 型のベース取り出し拡散層73から
距離を置いた上記ベース層72の上層にはP+ 型のエミ
ッタ層74が形成されている。また第3のバイポーラト
ランジスタの形成領域103におけるエピタキシャル層
12には、上記P型の埋め込み拡散層71に接続するP
+ 型のコレクタ取り出し拡散層75が形成されている。
ャル層12上には第1酸化膜15が形成されている。さ
らに上記ベース層52およびグラフトベース層53上の
第1酸化膜15には第1開口部56が形成されている。
そして上記第1酸化膜15上には、第1開口部56から
グラフトベース層53に接続するベース取り出し電極5
7が形成されている。一方、上記P+ 型のエミッタ層7
4上の第1酸化膜15には開口部76が形成され、その
開口部76を通してエミッタ取り出し電極77が形成さ
れている。また上記P+ 型のコレクタ取り出し拡散層7
5上の第1酸化膜15には開口部78が形成され、その
開口部78を通してコレクタ取り出し電極79が形成さ
れている。
2酸化膜16が形成されている。上記第2酸化膜16に
は上記ベース層52上に第2開口部58が形成されてい
て、その側壁にはサイドウォール絶縁膜59が形成され
ている。このサイドウォール絶縁膜59の内側がエミッ
タ開口部60となり、そのエミッタ開口部60の底部に
上記エミッタ層54が在る。
記第2酸化膜16にはベースコンタクトホール62が形
成され、上記コレクタ取り出し拡散層55上の第1,第
2酸化膜15,16にはコレクタコンタクトホール63
が形成されている。そしてベースコンタクトホール62
を通して上記ベース取り出し電極57に接続するベース
電極64が形成され、エミッタ取り出し電極61に接続
するエミッタ電極65が形成され、さらにコレクタコン
タクトホール63を通してコレクタ取り出し拡散層55
に接続するコレクタ電極66が形成されている。一方、
上記N+ 型のベース取り出し拡散層73上の第1,第2
酸化膜15,16にはベースコンタクトホール80が形
成され、上記エミッタ取り出し電極77上および上記コ
レクタ取り出し電極79上の第2酸化膜16にはエミッ
タコンタクトホール81およびコレクタコンタクトホー
ル82が形成されている。そしてベースコンタクトホー
ル80を通してP+ 型のベース取り出し拡散層73に接
続するベース電極83が形成され、エミッタコンタクト
ホール81を通してN+ 型のエミッタ取り出し電極77
に接続するエミッタ電極84が形成され、さらにコレク
タコンタクトホール82を通してP+ 型のコレクタ取り
出し電極79に接続するコレクタ電極85が形成されて
いる。
スタ2と第3のバイポーラトランジスタ3とが形成さ
れ、半導体装置6が構成されている。当然のことなが
ら、上記半導体装置6を形成したP型のシリコン基板1
1およびN型のエピタキシャル層12に、N+ 型の埋め
込み拡散層を有する高速な縦型NPNバイポーラトラン
ジスタを形成することは可能である。その場合、N+ 型
の埋め込み拡散層は分離拡散層91よりも浅い位置に形
成される。
では、上記分離拡散層91は、P型の埋め込み拡散層7
1とシリコン基板11とを分離するための拡散層である
から、エピタキシャル層12と同一の導電型になる。ま
た上記第2の埋め込み拡散層51は、第1のバイポーラ
トランジスタに形成される第1の埋め込み拡散層(図示
省略)の不純物濃度よりも低い不純物濃度を有し、その
第1の埋め込み拡散層の深さよりも深く形成されるもの
であり、かつエピタキシャル層12と同一導電型である
から、上記分離拡散層91と上記第2の埋め込み拡散層
51とは同一工程で形成される拡散層で構成することが
可能になる。
12と第2の埋め込み拡散層51とがコレクタとして機
能するため第2のバイポーラトランジスタ2は高耐圧に
なる。そのため、同一の半導体基板10に、高耐圧の第
2のバイポーラトランジスタ2と高速性に優れたPNP
トランジスタである第3のバイポーラトランジスタ3と
を形成することが可能になる。
ーラトランジスタ2においては、前記図15によって説
明した第2のバイポーラトランジスタ2と同様に、第2
の埋め込み拡散層51とコレクタ取り出し拡散層55と
に接続するもので、第2の埋め込み拡散層51の不純物
濃度よりも高い不純物濃度を有する埋め込み拡散層(6
8)を、半導体基板11に形成することも可能である。
この埋め込み拡散層(68)は、第1のバイポーラトラ
ンジスタ1における第1の埋め込み拡散層31と同一の
導電型、同様の不純物濃度および同様の深さに形成する
ことが可能である。
成される半導体装置に係わる第2の実施の形態を、図1
8〜図22の製造工程図によって説明する。図では、上
記図4〜図14および上記図17によって説明したのと
同様の構成部品には同一符号を付す。
よって、P型のシリコン基板11に酸化膜111をおよ
そ10nm〜30nmの厚さに形成する。その後、リソ
グラフィー技術(例えば、レジスト塗布によるレジスト
膜の形成、露光、現像、ベーキング等の処理)によって
レジストマスク112を形成する。このレジストマスク
112は、第1のバイポーラトランジスタの形成領域
(図示省略)を覆うもので、第2のバイポーラトランジ
スタの形成領域102における第2の埋め込み拡散層
(51)を形成する領域上に開口部113aを有し、第
3のバイポーラトランジスタの形成領域103における
N型の分離拡散層(91)を形成する領域上に開口部1
13bを有する。
スク112を用いたイオン注入法によって、上記シリコ
ン基板11に、第2の埋め込み拡散層(51)およびN
型の分離拡散層(91)を形成するために、例えばN型
の不純物イオンをドーピングする。上記イオン注入条件
としては、上記N型の不純物イオンに例えばリンイオン
(Phos+ )を用い、イオン注入エネルギーを例えば
300keV〜1MeVの範囲に設定し、ドーズ量を1
×1013個/cm2 〜1×1015個/cm2 の範囲に設
定した。
アッシングおよび洗浄)によって上記レジストマスク1
12を除去する。
ランジスタを形成する場合には、図18の(2)に示す
ように、例えば化学的気相成長法によって、上記シリコ
ン基板11上に酸化膜114を300nmの厚さに形成
する。ここでは、前記形成した酸化膜(111)もこの
酸化膜114に含めて図示している。続いてリソグラフ
ィー技術(例えば、レジスト塗布によるレジスト膜の形
成、露光、現像、ベーキング等の処理)およびエッチン
グ技術(例えば、反応性イオンエッチング)によって、
第1のバイポーラトランジスタの形成領域(図示省略)
における第1の埋め込み拡散層を形成する領域上の上記
酸化膜114に開口部(図示省略)を形成する。
たレジスト膜を既存のレジスト除去技術(例えばアッシ
ングおよび洗浄)によって除去する。なお、以降の説明
においては、エッチングで用いたレジスト膜は、エッチ
ングが終了した後、次の工程を行う前に除去するものと
する。
て、酸化アンチモン(Sb2 O3 )を用いたアンチモン
(Sb)の気相拡散(例えば、拡散温度は1200℃)
法によって、シリコン基板11中に高速縦型NPNバイ
ポーラトランジスタの第1の埋め込み拡散層(図示省
略)を形成する。このときのシート抵抗(ρs)は、例
えば20Ω/□〜50Ω/□の範囲に設定し、拡散深さ
(xj)は1μm〜2μmの範囲に設定した。この拡散
では、前記ドーピングしたN型の不純物(リンイオン)
も拡散されて第2の埋め込み拡散層51および分離拡散
層91が形成される。またシリコン基板11の露出面に
は酸化膜(図示省略)が形成される。その後、フッ酸系
のウエットエッチングおよび洗浄処理によって、シリコ
ン基板11上の酸化膜114(酸化膜111も含む)を
除去する。
のエピタキシャル成長法によって、上記シリコン基板1
1上に、抵抗率が0.3Ωcm〜5Ωcmお範囲で、厚
さが0.7μm〜2μmの範囲のN型のエピタキシャル
層12を形成して、シリコン基板11とエピタキシャル
層12とからなる半導体基板10を形成する。このエピ
タキシャル成長では、上記第1の埋め込み拡散層(図示
省略)がエピタキシャル層12の下部側に拡散され、第
2の埋め込み拡散層51および分離拡散層91はエピタ
キシャル層12の下層に若干拡散される。
化法によって、上記エピタキシャル層12の表層に酸化
膜116を20nm〜50nmの範囲の膜厚に形成す
る。さらに減圧CVD法によって、窒化シリコン膜11
7を50nm〜100nmの範囲の膜厚に形成する。
スト塗布によるレジスト膜の形成、露光、現像、ベーキ
ング等の処理)およびエッチング技術(例えば、反応性
イオンエッチング)によって、LOCOS法で素子分離
酸化膜を形成する領域上の上記酸化膜116および窒化
シリコン膜117に開口部118を形成し、さらに上記
エピタキシャル層12の上層(二点鎖線で示す部分)を
除去する。このエピタキシャル層12のエッチング量
は、LOCOS法によって形成される素子分離酸化膜
(13)の表面とエピタキシャル層12の表面とがほぼ
平坦になるように、素子分離酸化膜(13)の膜厚の1
/2程度の厚さ分に相当する深さとする。
化法(例えば、LOCOS法)によって、エピタキシャ
ル層12の露出領域に0.6μm〜1.5μm程度の厚
さの素子分離酸化膜13を形成する。このLOCOS法
の条件としては、例えば、酸化雰囲気を1000℃〜1
050℃の温度範囲における水蒸気雰囲気とし、酸化時
間を2時間〜6時間の範囲に設定した。その後、熱リン
酸を用いたウエットエッチングによって、上記窒化シリ
コン(117)を除去する。
ジスト塗布によるレジスト膜の形成、露光、現像、ベー
キング等の処理)によって、N+ 型のコレクタ取り出し
拡散層(55)の形成領域上に開口部が形成されている
レジストマスク(図示省略)を形成し、それを用いたイ
オン注入法によって、上記開口部からエピタキシャル層
12にコレクタ取り出し拡散層(55)を形成するため
のリンイオン(Phos+ )をドーピングするする。上
記イオン注入条件としては、イオン注入エネルギーを例
えば40keV〜100keVの範囲に設定し、ドーズ
量を1×1015個/cm2 〜1×1016個/cm2 の範
囲に設定した。その後、既存のレジスト除去技術(例え
ばアッシングおよび洗浄)によって上記レジストマスク
を除去する。
基板10上の全面に酸化膜(図示省略)を100nm〜
600nmの範囲の厚さに形成する。その後、900℃
〜1000℃の温度範囲でアニーリングを例えば30分
間行うことによって、上記リンイオン(Phos+ )を
拡散し、N+ 型のコレクタ取り出し拡散層55を形成す
る。さらに上記LOCOS法によって形成した素子分離
酸化膜13のバーズヘッド(図示省略)を平坦化するた
めに、レジスト塗布技術によってレジスト膜(図示省
略)を形成する。その後エッチバック技術によって、こ
のレジスト膜および上記酸化膜を除去するとともに素子
分離領域13に形成されているバーズヘッド上部を除去
して、エピタキシャル層12および素子分離酸化膜13
の各表面の平坦化を行う。なお、この平坦化技術は、上
記LOCOS法で用いた窒化シリコン膜(117)を研
磨ストッパにした精密研磨(例えば、ケミカルメカニカ
ルポリシング)によって行うことも可能である。この場
合には、研磨後に窒化シリコン膜(117)を除去す
る。
まず例えば熱酸化法によって、半導体基板10(エピタ
キシャル層12)の露出している表面に酸化膜(図示省
略)を10nm〜30nmの厚さの範囲に形成する。こ
の熱酸化法は、例えば900℃の温度雰囲気にて行っ
た。その後、リソグラフィー技術(例えば、レジスト塗
布によるレジスト膜の形成、露光、現像、ベーキング等
の処理)によって、P+ 型の素子分離拡散層の形成領域
上に開口部125を有するとともにP+ 型の埋め込み拡
散層の形成領域上に開口部171を有するレジストマス
ク124を形成する。
ン注入法によって、半導体基板10(エピタキシャル層
12)にP+ 型の素子分離拡散層およびP+ 型の埋め込
み拡散層を形成するためのホウ素イオン(B+ )をドー
ピングする。上記イオン注入条件としては、イオン注入
エネルギーを例えば200keV〜900keVの範囲
に設定し、ドーズ量を1×1013個/cm2 〜1×10
15個/cm2 の範囲に設定した。なお図面では、ドーピ
ングされたホウ素をBで示した。その後、既存のレジス
ト除去技術(例えばアッシングおよび洗浄)によって上
記レジストマスク124を除去する。
ィー技術(例えば、レジスト塗布によるレジスト膜の形
成、露光、現像、ベーキング等の処理)によって、PN
P縦型バイポーラトランジスタのベース層の形成領域1
72上に開口部(図示省略)を有するレジストマスク
(図示省略)を形成し、そのレジストマスクを用いたイ
オン注入法によって、ベース層の形成領域172にリン
イオン(Phos+ )をドーピングする。このときのイ
オン注入条件は、一例として、イオン注入エネルギーを
150keV〜300keVの範囲に設定し、ドーズ量
を1×1013個/cm2 〜1×1014個/cm2 の範囲
に設定した。
および洗浄)によって上記イオン注入技術で用いたレジ
ストマスクを除去する。その後、リソグラフィー技術
(例えば、レジスト塗布によるレジスト膜の形成、露
光、現像、ベーキング等の処理)によって、PNP縦型
バイポーラトランジスタのベース取り出し拡散層の形成
領域173上に開口部(図示省略)を有するレジストマ
スク(図示省略)を形成し、そのレジストマスクを用い
たイオン注入法によって、ベース取り出し拡散層の形成
領域173にヒ素イオン(As+ )をドーピングする。
このときのイオン注入条件は、一例として、イオン注入
エネルギーを30keV〜70keVの範囲に設定し、
ドーズ量を1×1015個/cm2 〜1×1016個/cm
2 の範囲に設定した。その後既存の除去技術(例えばア
ッシングおよび洗浄)によって上記イオン注入技術で用
いたレジストマスクを除去する。
基板10上の全面に第1酸化膜15を50nm〜200
nmの範囲の厚さに形成する。次いで、リソグラフィー
技術(例えば、レジスト塗布によるレジスト膜の形成、
露光、現像、ベーキング等の処理)によって、NPN縦
型バイポーラトランジスタのベース層の形成領域上、P
NP縦型バイポーラトランジスタのエミッタ層の形成領
域上およびコレクタ取り出し拡散層の形成領域上に開口
部(図示省略)を有するレジストマスク(図示省略)を
形成し、そのレジストマスクを用いたエッチング技術に
よって、上記第1酸化膜15および上記図20の(1)
によって説明した酸化膜(図示省略)をエッチングし
て、第1開口部56、開口部76および開口部78を形
成する。上記エッチングは、一例として、エッチングガ
スに酸素(O2 )とトリフルオロメタン(CHF3 )と
を用いて行った。
化膜15を覆う状態に、半導体基板10上の全面にポリ
シリコン膜129を例えば100nm〜300nmの範
囲の厚さに形成する。さらにイオン注入法によって、上
記ポリシリコン膜129の全面に二フッ化ホウ素イオン
(BF2 + )をドーピングする。このときのイオン注
入条件は、一例として、イオン注入エネルギーを30k
eV〜70keVの範囲に設定し、ドーズ量を1×10
14個/cm2 〜1×1016個/cm2 の範囲に設定し
た。
グラフィー技術(例えば、レジスト塗布によるレジスト
膜の形成、露光、現像、ベーキング等の処理)およびエ
ッチング技術によって、上記ポリシリコン膜(129)
でNPN縦型バイポーラトランジスタのベース取り出し
電極57およびPNP縦型バイポーラトランジスタのエ
ミッタ取り出し電極77とコレクタ取り出し電極79と
を形成する。上記エッチングは、一例として、エッチン
グガスにトリクロロトリフルオロエタン(C2 Cl3 F
3 )とサルファーヘキサフルオライド(SF6 )とを用
いて行った。
基板10上の全面に第2酸化膜16を形成する。続いて
リソグラフィー技術(例えば、レジスト塗布によるレジ
スト膜の形成、露光、現像、ベーキング等の処理)とエ
ッチング技術とによって、エミッタ/ベースの形成領域
上の上記第2酸化膜16および上記ベース取り出し電極
57をエッチングして、第2開口部58を形成する。上
記エッチングは、一例として、第2酸化膜16のエッチ
ングガスには酸素(O2 )とトリフルオロメタン(CH
F3 )とを用い、ポリシリコンからなるベース取り出し
電極57のエッチングガスにはトリクロロトリフルオロ
エタン(C2Cl3 F3 )とサルファーヘキサフルオラ
イド(SF6 )とを用いた。
化法によって、半導体基板10の表面に薄い酸化膜(図
示省略)を形成する。この薄い酸化膜は、イオン注入の
際の緩衝膜となるもので、例えば10nm程度の膜厚に
形成される。さらに上記第2酸化膜16をイオン注入マ
スクにしたイオン注入法によって、上記第2開口部58
の底部のエピタキシャル層12に二フッ化ホウ素イオン
(BF2 + )をドーピングする。そして、エピタキシ
ャル層12にベース層52を形成する。このときのイオ
ン注入条件は、一例として、イオン注入エネルギーを例
えば20keV〜100keVの範囲に設定し、ドーズ
量を1×1013個/cm2 〜1×1014個/cm2 の範
囲に設定した。
基板10上の全面を覆う状態に酸化膜を300nm〜6
00nmの範囲の膜厚に形成する。その後、800℃〜
950℃の温度雰囲気で10分〜60分の範囲でアニー
リングを行って、ベース層52、素子分離拡散層14お
よびP+ 型の埋め込み拡散層71を活性化する。このと
き、上記ベース取り出し電極57からエピタキシャル層
12にホウ素が拡散して、ベース層52に接続する状態
に高濃度のグラフトベース層53を形成する。この領域
は、後のアニーリングによっても拡散される。また同時
にエミッタ取り出し電極77からエピタキシャル層12
にホウ素が拡散して高濃度のエミッタ層74を形成し、
コレクタ取り出し電極79からもエピタキシャル層12
にホウ素が拡散してP+ 型の埋め込み拡散層71に接続
する状態に高濃度のコレクタ取り出し拡散層75を形成
する。
上記酸化膜を異方性エッチングして、第2開口部58の
側壁にサイドウォール酸化膜59を形成する。上記エッ
チングは、一例として、エッチングガスに酸素(O2 )
とトリフルオロメタン(CHF3 )とを用いて行った。
法によって、半導体基板10上の全面を覆う状態にエミ
ッタ取り出し電極を形成するためのポリシリコン膜を5
0nm〜200nmの範囲の膜厚に形成する。その後イ
オン注入法によって、上記ポリシリコン膜の全面にヒ素
イオン(As+ )をドーピングする。このイオン注入条
件は、一例として、イオン注入エネルギーを30keV
〜100keVの範囲に設定し、ドーズ量を1×1015
個/cm2 〜1×1016個/cm2 の範囲に設定した。
シリコン膜上の全面に酸化膜(図示省略)を例えば30
0nmの膜厚に形成する。次いでファーネスアニーリン
グによって、800℃〜950℃の温度雰囲気で10分
〜60分の範囲でアニーリングを行うか、または急速加
熱アニーリング(RTA)法によって、900℃〜11
00℃の温度で数秒〜数十秒の範囲でアニーリングを行
うことで、上記ポリシリコン膜中の不純物をベース層5
2の上層に拡散し、エミッタ層54を形成するとともに
活性化する。
に露出している酸化膜を除去する。続いてリソグラフィ
ー技術(例えば、レジスト塗布によるレジスト膜の形
成、露光、現像、ベーキング等の処理)とエッチング技
術とによって、上記ポリシリコン膜を加工して、エミッ
タ取り出し電極61を形成する。このエッチングは、一
例として、エッチングガスにトリクロロトリフルオロエ
タン(C2 Cl3 F6 )とサルファーヘキサフルオライ
ド(SF6 )とを用いて行った。
ジスト塗布によるレジスト膜の形成、露光、現像、ベー
キング等の処理)とエッチング技術(例えば反応性イオ
ンエッチング)とによって、上記第2酸化膜16に、ベ
ース取り出し電極57に通じるベースコンタクトホール
62、エミッタ取り出し電極77に通じるエミッタコン
タクトホール81およびコレクタ取り出し電極79に通
じるコレクタコンタクトホール82を形成する。それと
ともに第2酸化膜16および第1酸化膜15に、上記コ
レクタ取り出し拡散層55に通じるコレクタコンタクト
ホール63およびN+ 型のベース取り出し拡散層73に
通じるベースコンタクトホール80を形成する。
バリアメタル層およびアルミニウム系金属配線層を形成
した後、リソグラフィー技術(例えば、レジスト塗布に
よるレジスト膜の形成、露光、現像、ベーキング等の処
理)とエッチング技術とによって、バリアメタル層およ
びアルミニウム系金属配線層をパターニングする。そし
て、ベースコンタクトホール62を通して上記ベース取
り出し電極57に接続するベース電極64、エミッタ取
り出し電極61に接続するエミッタ電極65、およびコ
レクタコンタクトホール63を通してコレクタ取り出し
拡散層55に接続するコレクタ電極66を形成する。そ
れとともに、ベースコンタクトホール80を通してP+
型のベース取り出し拡散層73に接続するベース電極8
3、エミッタコンタクトホール81を通してN+ 型のエ
ミッタ取り出し電極77に接続するエミッタ電極84、
およびコレクタコンタクトホール82を通してP+ 型の
コレクタ取り出し電極79に接続するコレクタ電極85
を形成する。
に、高耐圧な縦型NPNバイポーラトランジスタである
第2のバイポーラトランジスタ2および高速な縦型PN
Pバイポーラトランジスタである第3のバイポーラトラ
ンジスタ3で構成される半導体装置6が形成される。以
降、図示はしないが、既知の技術によって多層配線を形
成する。
バイポーラトランジスタの形成領域102に第2の埋め
込み拡散層51を形成する工程と、第3のバイポーラト
ランジスタの形成領域103にN型の分離拡散層91を
形成する工程とが同時に行える。そのため、工程の増加
は最小限にとどめられる。
ラトランジスタおよび高速縦型NPNバイポーラトラン
ジスタを形成した場合の深さ方向の不純物分布は図23
のようになる。図では、(1)に縦型PNPバイポーラ
トランジスタの深さ方向の不純物分布を示し、(2)に
高速縦型NPNバイポーラトランジスタの深さ方向の不
純物分布を示す。また各図では、縦軸は対数(log)
不純物濃度(任意単位)を表し、横軸は基板表面からの
深さを表す。
ラトランジスタのN型の分離拡散層は、図23の(2)
に示す高速縦型NPNバイポーラトランジスタの埋め込
み拡散層に比べて深く低濃度である。したがって、この
縦型PNPバイポーラトランジスタのN型の分離拡散層
と同時に形成されるような拡散層を、耐圧を高くしたい
縦型NPNバイポーラトランジスタの第2の埋め込み拡
散層とすることにより、第2の埋め込み拡散層の上方拡
散を削減することができ、N型のエピタキシャル層を厚
くすることなく高耐圧な縦型NPNバイポーラトランジ
スタを実現できることがわかる。したがって、上記図1
8〜図22によって説明したようなプロセスを採ること
によって、N型のエピタキシャル層を厚くすることなく
高耐圧な縦型NPNバイポーラトランジスタが実現され
る。
2に、前記図16で説明したのと同様の製造方法によっ
て、埋め込み拡散層(68)を形成することも可能であ
る。すなわち、第1のバイポーラトランジスタ1におけ
る第1の埋め込み拡散層31と上記N+ 型の埋め込み拡
散層(68)とを同一工程で形成する。それにより、埋
め込み拡散層(68)を形成するために工程を増加する
必要はない。
よれば、第2の縦型NPNバイポーラトランジスタにお
ける第2の埋め込み拡散層を、第1の縦型NPNバイポ
ーラトランジスタにおける第1の埋め込み拡散層より
も、不純物濃度を低く、深さを深い状態に形成するた
め、第2縦型NPNのバイポーラトランジスタの実効的
なコレクタ層は第1の縦型NPNバイポーラトランジス
タの実効的なコレクタ層よりも厚くすることができ、か
つ不純物濃度を低くすることができる。その結果、第1
の縦型NPNバイポーラトランジスタは第2の縦型NP
Nバイポーラトランジスタよりも高速動作が可能なトラ
ンジスタに形成することができ、第2の縦型NPNバイ
ポーラトランジスタは第1の縦型NPNバイポーラトラ
ンジスタよりも耐圧が高いトランジスタに形成すること
ができる。
れば、第2の縦型NPNバイポーラトランジスタにおけ
る第2の埋め込み拡散層と、第3の縦型PNPバイポー
ラトランジスタの分離拡散層とを、同時に形成すること
ができるので、第2の埋め込み拡散層を形成するための
新たな工程を行う必要がない。すなわち、工程数を増加
することなく、第1の縦型NPNバイポーラトランジス
タと、これとは耐圧が異なる第2の縦型NPNバイポー
ラトランジスタと、第3の縦型PNPバイポーラトラン
ジスタとを、同一基板に形成することが可能になる。
本形の概略構成断面図である。
である。
である。
置の製造工程図(その1)である。
置の製造工程図(その2)である。
置の製造工程図(その3)である。
置の製造工程図(その4)である。
置の製造工程図(その5)である。
置の製造工程図(その6)である。
装置の製造工程図(その7)である。
装置の製造工程図(その8)である。
装置の製造工程図(その9)である。
装置の製造工程図(その10)である。
装置の製造工程図(その11)である。
半導体装置に係わる第1の実施形態の概略構成断面図で
ある。
の実施形態の製造工程図である。
半導体装置に係わる第2の実施形態の概略構成断面図で
ある。
程図(その1)である。
程図(その2)である。
程図(その3)である。
程図(その4)である。
程図(その5)である。
スタの不純物分布図である。
図である。
面図である。
である。
図である。
Claims (2)
- 【請求項1】 P導電型のシリコン基板上にN導電型の
エピタキシャル層を形成してなる半導体基板に、第1の
縦型NPNバイポーラトランジスタと、該第1の縦型N
PNバイポーラトランジスタと耐圧の異なる第2の縦型
NPNバイポーラトランジスタとを形成する半導体装置
の製造方法において、 前記シリコン基板上に前記エピタキシャル層を形成する
前に、 前記第2の縦型NPNバイポーラトランジスタの形成領
域における前記シリコン基板の上層に、N導電型の第2
の埋め込み拡散層を形成する工程と、 前記第2の埋め込み拡散層を形成した後、前記第1の縦
型NPNバイポーラトランジスタの形成領域における前
記シリコン基板の上層に、N導電型でかつ前記エピタキ
シャル層および前記第2の埋め込み拡散層よりも不純物
濃度が高く、前記第2の埋め込み拡散層の深さよりも浅
い深さを有する第1の埋め込み拡散層を形成する工程
と、 前記第1の埋め込み拡散層を形成する工程と同一工程
で、前記第2の縦型NPNバイポーラトランジスタの形
成領域における前記シリコン基板の上層に、前記第2の
縦型NPNバイポーラトランジスタのコレクタを取り出
すもので前記N導電型のエピタキシャル層に形成される
コレクタ取り出し拡散層と前記N導電型の第2の埋め込
み拡散層とに接続するもので、N導電型でかつ前記第2
の埋め込み拡散層の不純物濃度よりも高い不純物濃度を
有する埋め込み拡散層を形成する工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項2】 P導電型のシリコン基板上にN導電型の
エピタキシャル層を形成してなる半導体基板に、第1の
縦型NPNバイポーラトランジスタと、該第1の縦型N
PNバイポーラトランジスタと耐圧の異なる第2の縦型
NPNバイポーラトランジスタと、第3の縦型PNPバ
イポーラトランジスタとを形成する半導体装置の製造方
法において、 前記シリコン基板上に前記エピタキシャル層を形成する
前に、 前記第2の縦型NPNバイポーラトランジスタの形成領
域における前記シリコン基板の上層に、N導電型の第2
の埋め込み拡散層を形成する工程と、 前記第2の埋め込み拡散層を形成する工程と同一工程
で、前記第3の縦型PNPバイポーラトランジスタの形
成領域における前記シリコン基板の上層に、N導電型の
分離拡散層を形成する工程と、 前記第2の埋め込み拡散層を形成した後、前記第1の縦
型NPNバイポーラトランジスタの第1の埋め込み拡散
層を前記第2の埋め込み拡散層の不純物濃度よりも高い
不純物濃度にかつ前記第2の埋め込み拡散層の深さより
も浅い深さに形成する工程と同一工程で、前記第2の縦
型NPNバイポーラトランジスタの形成領域における前
記シリコン基板の上層に、前記第2の縦型NPNバイポ
ーラトランジスタのコレクタを取り出すもので前記N導
電型のエピタキシャル層に形成されるコレクタ取り出し
拡散層と前記N導電型の第2の埋め込み拡散層とに接続
するもので、N導電型でかつ前記第2の埋め込み拡散層
の不純物濃度よりも高い不純物濃度を有する埋め込み拡
散層を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。
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