JP2009021313A - 半導体装置 - Google Patents

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Abstract

【課題】 コレクタ・エミッタ間の耐圧が異なる複数のバイポーラトランジスタを同一基板上に容易に混載可能な技術を提供ことにある。
【解決手段】 同一基板上に高周波バイポーラトランジスタと高耐圧バイポーラトランジスタとを混載した半導体装置において、高周波バイポーラトランジスタと高耐圧バイポーラトランジスタは、同一膜厚のエピタキシャル成長層上に形成されており、また、同一プロセスにより形成された同一の不純物プロファイルを持つ埋め込みコレクタ領域を備えた構造であり、高周波バイポーラトランジスタのベース直下には埋め込みコレクタ領域が存在し、高耐圧バイポーラトランジスタのベース直下には埋め込みコレクタ領域及びＳＩＣ領域が存在せずに、高耐圧バイポーラトランジスタのベース領域とコレクタプラグ領域との距離が高周波バイポーラトランジスタの同距離と比べて等しいか大きいことを特徴としている。
【選択図】 図１

Description

本発明は、コレクタ・エミッタ間の耐圧が互いに異なる複数のバイポーラトランジスタが同一基板上に混載されて成る半導体装置に関し、特に、相対的に低耐圧の高周波バイポーラトランジスタと相対的に高耐圧のバイポーラトランジスタとが同一基板上に混載された半導体装置に関する。
従来、耐圧の低い高周波バイポーラトランジスタと高耐圧バイポーラトランジスタを同一基板上に混載した半導体装置があった（例えば、特許文献１〜３参照）。
特開平１１−８３１５号公報 特開２００６−５４２６１号公報 特開２００４−３６３２６７号公報
近年、高速動作が要求される増幅器と高耐圧が要求される出力回路を1チップに混載することで、集積回路を多機能化する要求が高まっている。一般に高速性と高耐圧性とはトレードオフの関係にあり同時に実現することが困難である為、耐圧が異なるトランジスタを同一基板上に備えることで、これを実現する技術が提案されている。
例えば、特許文献１〜３は、耐圧の低い高周波バイポーラトランジスタと高耐圧バイポーラトランジスタを同一基板上に混載した半導体装置について記載された文献である。しかしながら、これら従来技術においては以下の問題があることを、本発明の発明者らは独自に見出した。
特許文献１に図１として断面図が記載されている従来技術のｎｐｎトランジスタの場合、同文献中の参照符号を用いて説明すれば、高周波バイポーラトランジスタと高耐圧バイポーラトランジスタとを同一基板上に形成する為に、２つの異なるｎ型エピタキシャル層４、７を設け、各々のバイポーラトランジスタでエピタキシャル成長層の膜厚を互いに異ならせている。また、各々のバイポーラトランジスタについて、深さの異なるｎ’型埋め込み層２、５を形成している。しかしながら、このような構造のデバイスを製造するには、複雑なプロセスが必要となる為、製造コストが増大するという課題があった。
また、特許文献２に図１として断面図が記載されている従来技術の場合、同文献中の参照符号を用いて説明すれば、バイポーラトランジスタの埋め込みコレクタ層１１及び１２の不純物濃度プロファイルが互いに異なる。高周波バイポーラトランジスタでは、埋め込みコレクタ層の不純物濃度を高く、層幅を厚くし、高耐圧バイポーラトランジスタでは、埋め込みコレクタ層の不純物濃度を相対的に低く、層の厚さを薄くすることで、コレクタ・エミッタ間の耐圧を互いに異ならせている。しかしながら、上記構造の実現には、拡散係数が異なる不純物を選択的に導入する必要があり、このような構造のデバイスを製造する場合にも、特許文献１と同様に、複雑なプロセスが必要となる為、製造コストが増大するという課題があった。
また、特許文献３に図６として断面図が記載されている従来技術の場合、同文献中の参照符号を用いて説明すれば、半導体基板１の高耐圧型トランジスタ７の埋め込み領域１０を形成する領域のうち、少なくともエミッタ領域となる領域の直下に他の領域よりもマスク厚を厚くした厚膜領域を形成し、その後、不純物を拡散することにより、厚膜領域の下方域に不純物濃度が局所的に低濃度化された埋め込み領域を形成する。このプロセスにより、同一基板に高周波型ＳｉＧｅＨＢＴ６と高耐圧型ＳｉＧｅＨＢＴ７とが搭載された半導体装置を得ようとしている。しかしながら、この構造の実現には、高耐圧型トランジスタ７の埋め込み領域１０のうち濃度を局所的に低濃度にしたい部分領域におけるイオン打ち込み時の酸化膜の厚さを局所的に厚くする必要があり、そのため、通常より工程数が増加する。よって、このような構造のデバイスを製造する場合にも、特許文献１および２と同様に、複雑なプロセスが必要となる為、製造コストが増大するという課題があった。
図７は、本発明に先立ち発明者らが独自に検討したデバイス構成であって、特許文献１〜３とは別な手段により、異なる特性のバイポーラトランジスタを同一基板上に形成した場合の断面構造の一例を示す。高周波バイポーラトランジスタと高耐圧バイポーラトランジスタは、同一の膜厚を持つエピタキシャル成長層７上に形成し、また、同一プロセスにより形成された同一の不純物濃度プロファイルを持つ埋め込みコレクタ領域５を備えている。高周波バイポーラトランジスタは、高周波特性改善の為に、ベース領域直下のｎ−コレクタ領域にｎ＋型のＳＩＣ（Selective Ion-implanted Collector）領域８を備えており、高耐圧バイポーラトランジスタは、ＳＩＣ領域８を備えていない構造である。
図８は、図７に示す断面構造を持つバイポーラトランジスタを発明者らによって試作し、電気特性を評価した結果の一部であり、電流利得遮断周波数（ｆＴ）とコレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）との関係を示す。上記試作時のエピタキシャル成長層７の厚さは、例えば０．３μｍである。図７に示す断面構造の場合の製造プロセスは、特許文献１及び２に比べ、大幅に簡素化されているが、その一方で、図８が示すように、高周波バイポーラトランジスタに比べ、高耐圧バイポーラトランジスタのコレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）は、１V程度しか大きくすることができないという課題があることが、この試作結果から判明した。
図９Ａ、Ｂは、高耐圧バイポーラトランジスタを必要とした磁気ヘッド駆動用の回路構成の一例である。特に、図９Ａは、バイポーラトランジスタ（ＢＪＴ）のコレクタ・エミッタ間の耐圧が充分な場合の回路構成例である。この場合は、回路構成は比較的簡単になる。バイポーラトランジスタＱ２及びＱ３のコレクタ・エミッタ間には、高周波動作時のオーバーシュート特性等を考慮するとＶＣＣ+ＶＥＥ以上の電圧がかかるため、例えば１０Ｖ以上のコレクタ・エミッタ間の耐圧が必要である。一方で内部回路は高速スイッチング性能を要求される為、耐圧は５Ｖ程度以下でよい。すなわち、高耐圧バイポーラトランジスタと高周波バイポーラトランジスタとの間に５Ｖ以上の耐圧の差が要求される為、図８の特性を示す図７の従来技術で上記の磁気ヘッド駆動用の高耐圧トランジスタと内部回路の高周波トランジスタとが混載された混載半導体装置を実現するのは困難である。図９Ｂは、トランジスタ（ＢＪＴ）のコレクタ・エミッタ間の耐圧が充分でない場合の回路構成例を示す。このように回路を工夫することでデバイス自体の耐圧不足を補うこともできるが、この場合は、複雑な回路設計が必要となり、また、回路面積が増大するという副作用がある。さらに、ＭＯＳトランジスタの寄生容量成分によって回路の帯域が低下する問題も生じる。
本発明の目的は、高周波バイポーラトランジスタの製造プロセスに特別なプロセスを追加することなく、コレクタ・エミッタ間の耐圧が異なる複数の高耐圧バイポーラトランジスタを同一基板上に容易に形成可能な半導体装置を提供するものである。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板上に共通に形成された第１のバイポーラトランジスタおよび該第１のバイポーラトランジスタよりもコレクタ・エミッタ間の耐圧が高い第２のバイポーラトランジスタとを具備して成る半導体装置であって、前記第１および第２のバイポーラトランジスタは、実質的に同一の膜厚を有するエピタキシャル成長層を備え、かつ、実質的に同一の不純物濃度プロファイルを有する埋め込みコレクタ領域を備え、前記埋め込みコレクタ領域は、前記第１のバイポーラトランジスタのベース領域直下に存在し、かつ、前記第２のバイポーラトランジスタのベース領域直下に存在しないことを特徴とする。
前記埋め込みコレクタ領域に関する特徴点は、例えば、前記第１のバイポーラトランジスタの前記埋め込みコレクタ領域はベース領域下方に存在し、前記第２のバイポーラトランジスタの前記埋め込みコレクタ領域はコレクタプラグ領域下方のみに選択的に導入されて存在する、と捉えることもできる。あるいはまた、前記第１および第２のバイポーラトランジスタが埋め込みコレクタ領域よりも不純物濃度の低い低濃度コレクタ領域を備えている場合は、前記第１のバイポーラトランジスタのベース領域下方に前記埋め込みコレクタ領域が存在し、前記第２のバイポーラトランジスタのベース領域下方にて前記半導体基板の絶縁層と前記低濃度コレクタ領域とが直に接している、と捉えることもできる。
また、前記第２のバイポーラトランジスタのコレクタプラグ領域の直下あるいは下方には、前記の埋め込みコレクタ領域が存在するように構成すれば好適である。
また、前記第１のバイポーラトランジスタのベース領域直下あるいは下方におけるコレクタ領域の不純物濃度は、前記第２のバイポーラトランジスタのベース領域直下あるいは下方におけるコレクタ不純物濃度よりも高くすれば好適である。
また、前記第２のバイポーラトランジスタのベース領域直下あるいは下方におけるエピタキシャル成長層は、周囲のエピタキシャル成長層に比べ低抵抗となる領域を具備しないように構成すれば好適である。逆に、前記第１のバイポーラトランジスタのベース領域直下あるいは下方におけるエピタキシャル成長層は、周囲のエピタキシャル成長層に比べ低抵抗となる領域を具備するように構成すれば好適であるが、本発明はこれに限定されない。
また、前記第２のバイポーラトランジスタのベース領域とコレクタプラグ領域との距離が、前記第１のバイポーラトランジスタのベース領域とコレクタプラグ領域との距離に比べて等しいか又は大きくすれば好適である。
また、前記第２のバイポーラトランジスタが、ベース領域とコレクタプラグ領域との距離の互いに異なる複数のバイポーラトランジスタを含んで構成されていれば好適である。
また、前記第２のバイポーラトランジスタのコレクタプラグ領域は、１つのエミッタ領域について該エミッタ領域を挟んで対向する位置に２つ配置されていれば好適である。例えば、エミッタ領域に対して、その左右両側に２ヶ配置されていてもよい。
本発明によれば、コレクタ・エミッタ間の耐圧が異なる複数のバイポーラトランジスタを同一基板上に簡易な工程で混載可能となる。
以下、本発明の実施例に関して図面を用いて詳細に説明する。また、以下の各実施例において、「トランジスタ」と表記しているものは、基本的にバイポーラトランジスタを指すものとする。
図１は、本発明の一実施例であるｎｐｎ型トランジスタの断面構造を示す図である。本実施例の半導体装置は、半導体基板１と、半導体基板１上に共通に形成された第１のバイポーラトランジスタ（例えば高周波トランジスタ）および第１のバイポーラトランジスタよりもコレクタ・エミッタ間の耐圧が高い第２のバイポーラトランジスタ（例えば高耐圧トランジスタ）とを具備して成る半導体装置であって、第１および第２のバイポーラトランジスタは、実質的に同一の膜厚を有するエピタキシャル成長層７を備え、かつ、実質的に同一の不純物濃度プロファイルを有する埋め込みコレクタ領域５を備え、その埋め込みコレクタ領域５は、第１のバイポーラトランジスタのベース領域９（ａ）直下あるいは下方に存在し、かつ、第２のバイポーラトランジスタのベース領域９（ｂ）直下あるいは下方に存在しないことを特徴とする半導体装置である。
但し、埋め込みコレクタ領域５に関する特徴点は、前述のように、第１のバイポーラトランジスタの埋め込みコレクタ領域５がベース領域９（ａ）下方に存在し、第２のバイポーラトランジスタの埋め込みコレクタ領域５がコレクタプラグ領域４下方のみに選択的に導入されて存在する、と捉えることもできる。あるいはまた、第１および第２のバイポーラトランジスタが埋め込みコレクタ領域５よりも不純物濃度が低い低濃度コレクタ領域６を備えている場合は、第１のバイポーラトランジスタのベース領域９（ａ）下方に埋め込みコレクタ領域５が存在し、第２のバイポーラトランジスタのベース領域９（ｂ）下方にて半導体基板１の絶縁層１ｂと低濃度コレクタ領域６とが直に接している、と捉えることもできる。
図１のデバイス構造の例は、ＳＯＩ基板を用いた絶縁素子分離型トランジスタを備えて成る半導体装置であるが、本発明の範囲としては、ＢＵＬＫ基板を用いた絶縁素子分離型トランジスタを備えて成る半導体装置も含む。ＳＯＩ基板を用いた場合は、BULK基板を用いた場合に対して、隣接する素子間の絶縁性（アイソレーション特性）を改善できるという効果が期待できる。一方、ＢＵＬＫ基板を用いた場合は、ＳＯＩ基板を用いた場合に対して、素子の熱抵抗の低減が可能となり、素子の自己発熱による性能劣化を改善できるという効果が期待できる。
また、図１のデバイス構造の例では、トランジスタの導電形式はｎｐｎ型としているが、本発明の範囲としては、ｎｐｎ型またはｐｎｐ型のどちらを採用したものも含む。また、トランジスタ構造は、Ｓｉバイポーラでもヘテロ構造でも特に限定されない。
また、図１のデバイス構造の例では、高周波特性改善の為に、第１の高周波トランジスタのベース領域９直下にあるｎ−コレクタ領域には、ｎ＋型のＳＩＣ（Selective Ion-implanted Collector）領域８が設けられている。この場合、第１のバイポーラトランジスタのベース領域９（ａ）直下あるいは下方におけるコレクタ領域８の不純物濃度は、第２のバイポーラトランジスタのベース領域９（ｂ）直下あるいは下方におけるコレクタ領域６の不純物濃度よりも高い。ＳＩＣ領域８が存在することで、電流利得遮断周波数（ｆＴ）を改善できるという効果が期待できる。しかしながら、本発明の範囲としては、第１の高周波トランジスタのＳＩＣ領域８が無い半導体装置も含む。この場合、ＳＩＣ領域８をあえて設けないことにより、エミッタ開放コレクタ・ベース間の耐圧（ＢＶＣＢＯ）を大きくでき、ベース開放コレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）も大きくできるという効果が期待できる。
第１の高周波トランジスタ及び第２の高耐圧トランジスタは、例えば０．３μｍの同一の膜厚を持つｎ−エピタキシャル成長層７を備えており、第１及び第２のトランジスタは、同一の不純物濃度プロファイルを持つ埋め込みコレクタ領域５を備えている。埋め込み領域５は、第１の高周波トランジスタにおけるベース領域９（ａ）の直下には存在するが、第２の高耐圧トランジスタおけるベース領域９（ｂ）の直下には形成しない。また、第２の高耐圧トランジスタにはＳＩＣ領域８は形成しない。つまり、第２のバイポーラトランジスタのベース領域９（ｂ）直下あるいは下方におけるエピタキシャル成長層７は、周囲のエピタキシャル成長層７に比べ低抵抗となる領域を具備しない。逆に、第１のバイポーラトランジスタのベース領域９（ａ）直下あるいは下方におけるエピタキシャル成長層７は、周囲のエピタキシャル成長層７に比べ低抵抗となる領域８を基本的に具備するが、上述の通り、具備しない場合もある。さらに、第２の高耐圧トランジスタの埋め込みコレクタ領域５は、コレクタプラグ領域４下方のみに設けるものとする。つまり、第２のバイポーラトランジスタのコレクタプラグ領域４の直下あるいは下方には埋め込みコレクタ領域５が存在する。
この構成により、第１の高周波トランジスタよりも第２の高耐圧トランジスタの方がエミッタ開放コレクタ・ベース間の耐圧（ＢＶＣＢＯ）を大きくでき、ベース開放コレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）も大きくできるという効果がある。
また、第２のバイポーラトランジスタのベース領域９（ｂ）とコレクタプラグ領域４との距離は、第１のバイポーラトランジスタのベース領域９（ａ）とコレクタプラグ領域４との距離に比べて等しいか又は大きい。第２のバイポーラトランジスタにおけるその距離と第１のバイポーラトランジスタにおけるその距離との差を大きくすればするほど、第２のバイポーラトランジスタの高耐圧化が可能となるが、逆に、その差を小さくすればするほど、その差を大きくした場合と比較し、第２のバイポーラトランジスタの電流利得遮断周波数（ｆＴ）を高くできるという効果が期待できる。尚、第２のバイポーラトランジスタにおける当該距離を第１のバイポーラトランジスタにおける当該距離より小さくすることは、チップレイアウト設計上の都合により、通常、行わない。
また、前述のように第２の高耐圧トランジスタは、埋め込みコレクタ領域５及びエピタキシャル成長層７を第１の高周波トランジスタと同一条件で形成し、第１の高周波トランジスタに対し、ＳＩＣ領域８を削除し、埋め込みコレクタ領域５をコレクタプラグ領域４の部分に選択的に導入しているだけである。従って、第２の高耐圧トランジスタ形成の為の特別な工程は不要であり、特許文献１及び２に示されるような従来技術に比べ、製造コストの低減が可能である。
以上、本実施例によれば、コレクタ・エミッタ間の耐圧が異なる複数のバイポーラトランジスタを同一基板上に簡易な工程で混載可能となる。
図２は、本発明の他の実施例の断面構造を示す図である。図１の構造と異なる点は、第１のトランジスタ（例えば高周波トランジスタ）と同一半導体基板１上に混載される第２のトランジスタ（例えば高耐圧トランジスタ）として、異なる複数のトランジスタが形成されている点である。例えば、図２においては、高耐圧トランジスタ１に加え、さらに、高耐圧トランジスタ２を同一基板上に形成し、これら２つの高耐圧トランジスタをもって第２のトランジスタを構成する場合の断面構造の一例を示している。高耐圧トランジスタ２の埋め込みコレクタ領域５及びエピタキシャル成長層７は、第１および第２のトランジスタと同様に形成されている。第２の高耐圧トランジスタ１におけるベース領域９とコレクタプラグ領域４との距離（ＬＢＣ１）に比べ、第３の高耐圧トランジスタ２におけるベース領域９とコレクタプラグ領域４との距離（ＬＢＣ２）は大きい。これにより、第２の高耐圧トランジスタ１よりも第３の高耐圧トランジスタ２の方が、エミッタ開放コレクタ・ベース間の耐圧（ＢＶＣＢＯ）が大きくなり、ベース開放コレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）も大きくなる。
図３Ａ、Ｂは、図２に示す実施例を適用して試作したトランジスタの電気特性を評価した一例である。図３Ａは、電流利得遮断周波数（ｆＴ）とコレクタ・エミッタ間耐圧（ＢＶＣＥＯ）との関係である。第３の高耐圧トランジスタ２で示したように、ベース領域９とコレクタプラグ領域４との距離（ＬＢＣ２）を拡大し、さらに、ベース領域９とコレクタプラグ領域４との距離（ＬＢＣ２）が異なるトランジスタを同一基板上に複数配置した場合の実施例である。従来技術の第１の高周波トランジスタ特性を劣化させることなく、第１の高周波トランジスタと、耐圧が異なる複数の高耐圧トランジスタの混載が可能である。本実施例の場合、高周波トランジスタと高耐圧トランジスタのコレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）の差を２０Ｖ以上に広げることが可能である。図３Ｂは、第３の高耐圧トランジスタのコレクタ・エミッタ間耐圧（ＢＶＣＥＯ）のベース領域９とコレクタプラグ領域４との距離（ＬＢＣ）依存性である。第３の高耐圧トランジスタのベース領域９とコレクタプラグ領域４との距離（ＬＢＣ）を調整及び任意の値の設定することにより、４Ｖ〜２５Ｖの範囲で所望の耐圧のトランジスタを第１の高周波トランジスタと同一基板上に混載が可能である。本実施例においては、第１の高周波トランジスタを第２及び第３の高耐圧トランジスタと同時に形成しているが、本発明の適用範囲としては、第１の高周波トランジスタは形成せずに、ベース領域９とコレクタプラグ領域４との距離（ＬＢＣ２）の異なるトランジスタを同一基板上に複数配置した構造でもよい。
図４は、第３の高耐圧トランジスタのベース領域９とコレクタプラグ領域４との距離（ＬＢＣ）拡大時のコレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）と高周波トランジスタのセル面積を基準とした場合の単一の高耐圧トランジスタセル面積増加率との関係である。コレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）向上の目的で、ベース領域９とコレクタプラグ領域４との距離（ＬＢＣ）を拡大した場合、コレクタ・エミッタ間の耐圧ＢＶＣＥＯ＝20Ｖでセル面積はおよそ50％増大する欠点はあるが、耐圧が異なる素子を混載できる為に、回路構成を簡素化できる。また、高耐圧バイポーラ素子がチップサイズに占める割合が小さいものでは、製造コスト増大の影響も小さい。
以上、本実施例によれば、高耐圧トランジスタが複数のトランジスタから成る場合において、コレクタ・エミッタ間の耐圧が異なる複数のバイポーラトランジスタを同一基板上に簡易な工程で混載可能となる。
図５は、本発明の他の実施例である。エミッタ領域１０に対して、対称な位置となるようにコレクタプラグ領域４をエミッタ領域１０の両側に２つ設けることにより、コレクタ抵抗を低減したダブルコレクタ構造である。
図６Ａ、Ｂは、図５の実施例を電気的特性にて確認した結果である。図６Ａは、図２に示すコレクタプラグ領域４が１つ（single collector type）の場合と、図５に示すダブルコレクタ構造（double collector type）の場合とで、コレクタ抵抗（ＲＣ）を比較したものである。ダブルコレクタ構造にすることにより、コレクタプラグ領域４が１つの場合に比べ、３０％程度コレクタ抵抗を低減可能である。図６Ｂは、電流利得遮断周波数（ｆＴ）とコレクタ・エミッタ間耐圧（ＢＶＣＥＯ）との関係である。コレクタ・エミッタ間の耐圧ＢＶＣＥＯ≧２０Ｖ付近では、ダブルコレクタ構造とコレクタプラグ領域が１つの場合とで電流利得遮断周波数（ｆＴ）の差は少ないが、コレクタ・エミッタ間の耐圧ＢＶＣＥＯ＝１０Ｖ付近では、ダブルコレクタ構造の電流利得遮断周波数（ｆＴ）を増大できる。これは、ダブルコレクタ構造とすることで、トランジスタの面積を増大したために、熱抵抗が減少し、トランジスタの発熱量が低減したことによる効果であり、素子サイズが増大する欠点があるが、コレクタ抵抗を低減でき、また、電流利得遮断周波数（ｆＴ）を増大できる利点がある。
以上、本実施例によれば、ダブルコレクタ構造を有する高耐圧トランジスタが高周波トランジスタと共に混載されている場合において、コレクタ・エミッタ間の耐圧が異なる複数のバイポーラトランジスタを同一基板上に簡易な工程で混載可能となる。
以上、実施例１〜３に示した半導体装置においては、第２の高耐圧バイポーラトランジスタのベース領域直下には不純物濃度が高い埋め込みコレクタ領域がない為に、エミッタ開放時のベース・コレクタ間の耐圧（ＢＶＣＢＯ）が、第１の高周波バイポーラトランジスタに比べて高くなる。一方、エミッタ・ガンメル数とベース・ガンメル数との比に大きな差は無い為、バイポーラトランジスタの電流利得（ｈＦＥ）は、第１の高周波バイポーラトランジスタと第２の高耐圧バイポーラトランジスタとでほとんど差が無い。一般に、バイポーラトランジスタのベース開放コレクタ・エミッタ間の耐圧（BVＣＥＯ）は、以下の［数１］に示す式で与えられる。
Figure 2009021313
この結果、第２の高耐圧バイポーラトランジスタのコレクタ・エミッタ間の耐圧は、第１の高周波バイポーラトランジスタに比べて大きくすることができる。
また、第２の高耐圧バイポーラトランジスタのコレクタプラグ領域には埋め込みコレクタ領域を設けることにより、また、コレクタプラグ領域をエミッタ領域に対して左右に配置することにより、コレクタ抵抗が増大することを抑制している。
また、第２の高耐圧バイポーラトランジスタの形成には、第１の高周波バイポーラトランジスタの製造プロセスをそのまま利用し、特別な追加プロセスを必要としない為、特許文献１及び２に示すような従来技術に比べ、製造コストの低減が可能である。
また、第２の高耐圧バイポーラトランジスタのベース領域とコレクタプラグ領域を離すことで、ＢＶＣＢＯをより増大できるために、第１の高速バイポーラトランジスタのＢＶＣＥＯと比べ大幅に耐圧を大きくすることができる。
また、第２の高耐圧バイポーラトランジスタにおいて、ベース領域とコレクタプラグ領域との距離が互いに異なるバイポーラトランジスタを複数配置することにより、同一基板上にコレクタ・エミッタ間の耐圧が異なる複数のバイポーラトランジスタを同時に、且つ容易に形成することが可能である。
さらに、上記の各実施例によれば、高周波バイポーラトランジスタと高耐圧バイポーラトランジスタとが共通の半導体基板上に形成された混載半導体装置において、高耐圧バイポーラトランジスタのコレクタ・エミッタ間耐圧にバリエーションを持たせることが可能となる。近年、さまざまな用途のＩＣが製造される中、いろいろな耐圧を有するＩＣが求められるケースが増加しているが、本発明の上記各実施例では、半導体装置の横方向、すなわち半導体基板１の面方向のベース領域９・コレクタプラグ領域４間距離を変化させることにより耐圧を制御することが可能なため、縦方向、すなわち半導体装置の積層方向の距離（層厚）を変化させなければ耐圧を制御できない場合（例えば特許文献１の例）に比べ、第１の高速バイポーラトランジスタの製造工程に対して変更や追加の工程を一切必要とせずに、多様な耐圧の半導体装置を製造することが可能となる。これにより、いろいろな耐圧を有するＩＣを求めるニーズに的確に対応することが可能となる。
本発明の一実施例の断面図である。 本発明の他の実施例の断面図である。 図２の実施例における電気的特性の評価結果であって、電流利得遮断周波数（ｆＴ）とコレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）との関係を示す図である。 図２の実施例における電気的特性の評価結果であって、高耐圧トランジスタのコレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）のベース領域９とコレクタプラグ領域４との距離（ＬＢＣ）依存性を示す図である。 図２の実施例のベース領域９とコレクタプラグ領域４との距離（ＬＢＣ）拡大時の、コレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）と高耐圧トランジスタセル面積増加率との関係を示す図である。 本発明の他の実施例の断面図であり、コレクタプラグ領域４をエミッタ領域１０の両側に設けることにより、コレクタ抵抗の増大を抑制した構造を示す図である。 図５の実施例を電気的特性にて確認した結果であって、コレクタ抵抗（ＲＣ）の、ベース領域９とコレクタプラグ領域４との距離（ＬＢＣ）依存性を示す図である。 図５の実施例を電気的特性にて確認した結果であって、電流利得遮断周波数（ｆＴ）とコレクタ・エミッタ間耐圧（ＢＶＣＥＯ）との関係を示す図である。 本発明に先立ち発明者らが独自に検討したデバイス構成であって、ＳＩＣ領域の有無の違いにより、コレクタ・エミッタ間の耐圧が異なるトランジスタを同一基板上に形成した場合の断面構造の一例を示す図である。 図７に示す実施例の電気特性の一例で、電流利得遮断周波数（ｆＴ）とコレクタ・エミッタ間の耐圧（ＢＶＣＥＯ）との関係を示す図である。 磁気ヘッド駆動用回路の構成例であって、トランジスタ（ＢＪＴ）の耐圧が充分な場合の回路構成例を示す図である。 磁気ヘッド駆動用回路の構成例であって、トランジスタ（ＢＪＴ）の耐圧が充分でない場合の回路構成例を示す図である。
符号の説明
１…ＳＯＩ基板、 １ａ…支持基板、 １ｂ…絶縁層、 １ｃ…半導体層、
２…浅い分離部、
３…深い溝型の分離部（素子分離用溝）、
４…コレクタプラグ領域、
５…埋め込みコレクタ領域、
６…コレクタ領域、
７…コレクタエピタキシャル成長層、
８…ＳＩＣ領域、
９…ベース領域、
１０…エミッタ領域、
１１…エミッタ電極、
１２…ベース引出電極、
１３…絶縁膜、
１４Ｂ…ベース電極、 １４Ｅ…エミッタ電極、 １４Ｃ…コレクタ電極、
ＢＣ，ＥＣ，ＣＣ…コンタクトホール、
Ｑ１，Ｑ２，Ｑ３，Ｑ４…バイポーラトランジスタ、
Ｍ１，Ｍ２，Ｍ３，Ｍ４…ＭＯＳトランジスタ。

Claims (20)

  1. 半導体基板と、
    前記半導体基板上に共通に形成された第１のバイポーラトランジスタおよび該第１のバイポーラトランジスタよりもコレクタ・エミッタ間の耐圧が高い第２のバイポーラトランジスタと
    を具備して成る半導体装置であって、
    前記第１および第２のバイポーラトランジスタは、実質的に同一の膜厚を有するエピタキシャル成長層を備え、かつ、実質的に同一の不純物濃度プロファイルを有する埋め込みコレクタ領域を備え、
    前記埋め込みコレクタ領域は、前記第１のバイポーラトランジスタのベース領域直下に存在し、かつ、前記第２のバイポーラトランジスタのベース領域直下に存在しない
    ことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のバイポーラトランジスタのベース領域直下におけるコレクタ領域の不純物濃度は、前記第２のバイポーラトランジスタのベース領域直下におけるコレクタ領域の不純物濃度よりも高い
    ことを特徴とする半導体装置。
  3. 請求項１において、
    前記第２のバイポーラトランジスタのコレクタプラグ領域の直下に前記埋め込みコレクタ領域が存在する
    ことを特徴とする半導体装置。
  4. 請求項３において、
    前記第１のバイポーラトランジスタのベース領域直下におけるコレクタ領域の不純物濃度は、前記第２のバイポーラトランジスタのベース領域直下におけるコレクタ領域の不純物濃度よりも高い
    ことを特徴とする半導体装置。
  5. 請求項４において、
    前記第２のバイポーラトランジスタのベース領域直下におけるエピタキシャル成長層は、周囲のエピタキシャル成長層に比べ低抵抗となる領域を具備しない
    ことを特徴とする半導体装置。
  6. 請求項５において、
    前記第１のバイポーラトランジスタのベース領域直下におけるエピタキシャル成長層は、周囲のエピタキシャル成長層に比べ低抵抗となる領域を具備する
    ことを特徴とする半導体装置。
  7. 請求項１において、
    前記第２のバイポーラトランジスタのベース領域とコレクタプラグ領域との距離が、前記第１のバイポーラトランジスタのベース領域とコレクタプラグ領域との距離に比べて等しいか又は大きい
    ことを特徴とする半導体装置。
  8. 請求項７において、
    前記第２のバイポーラトランジスタは、ベース領域とコレクタプラグ領域との距離が互いに異なる複数のバイポーラトランジスタを含んで構成されている
    ことを特徴とする半導体装置。
  9. 請求項１において、
    前記第２のバイポーラトランジスタのコレクタプラグ領域は、１つのエミッタ領域について該エミッタ領域を挟んで対向する位置に２つ配置されている
    ことを特徴とする半導体装置。
  10. 半導体基板と、
    前記半導体基板上に共通に形成された第１のバイポーラトランジスタおよび該第１のバイポーラトランジスタよりもコレクタ・エミッタ間の耐圧が高い第２のバイポーラトランジスタと
    を具備して成る半導体装置であって、
    前記第１および第２のバイポーラトランジスタは、実質的に同一の膜厚を有するエピタキシャル成長層を備え、かつ、実質的に同一の不純物濃度プロファイルを有する埋め込みコレクタ領域を備え、
    前記第１のバイポーラトランジスタの前記埋め込みコレクタ領域はベース領域下方に存在し、
    前記第２のバイポーラトランジスタの前記埋め込みコレクタ領域はコレクタプラグ領域下方のみに選択的に導入されて存在する
    ことを特徴とする半導体装置。
  11. 請求項１０において、
    前記第１のバイポーラトランジスタのベース領域下方におけるコレクタ領域の不純物濃度は、前記第２のバイポーラトランジスタのベース領域下方におけるコレクタ領域の不純物濃度よりも高い
    ことを特徴とする半導体装置。
  12. 請求項１１において、
    前記第２のバイポーラトランジスタのベース領域下方におけるエピタキシャル成長層は、周囲のエピタキシャル成長層に比べ低抵抗となる領域を具備しない
    ことを特徴とする半導体装置。
  13. 請求項１２において、
    前記第１のバイポーラトランジスタのベース領域下方におけるエピタキシャル成長層は、周囲のエピタキシャル成長層に比べ低抵抗となる領域を具備する
    ことを特徴とする半導体装置。
  14. 請求項１０において、
    前記第２のバイポーラトランジスタのベース領域とコレクタプラグ領域との距離が、前記第１のバイポーラトランジスタのベース領域とコレクタプラグ領域との距離に比べて等しいか又は大きい
    ことを特徴とする半導体装置。
  15. 半導体基板と、
    前記半導体基板上に共通に形成された第１のバイポーラトランジスタおよび該第１のバイポーラトランジスタよりもコレクタ・エミッタ間の耐圧が高い第２のバイポーラトランジスタと
    を具備して成る半導体装置であって、
    前記第１および第２のバイポーラトランジスタは、実質的に同一の膜厚を有するエピタキシャル成長層を備え、かつ、実質的に同一の不純物濃度プロファイルを有する埋め込みコレクタ領域を備え、かつ、該埋め込みコレクタ領域よりも不純物濃度が低い低濃度コレクタ領域を備え、
    前記第１のバイポーラトランジスタのベース領域下方に前記埋め込みコレクタ領域が存在し、
    前記第２のバイポーラトランジスタのベース領域下方にて前記半導体基板の絶縁層と前記低濃度コレクタ領域とが直に接している
    ことを特徴とする半導体装置。
  16. 請求項１５において、
    前記第１のバイポーラトランジスタのベース領域直下におけるコレクタ領域の不純物濃度は、前記第２のバイポーラトランジスタのベース領域直下におけるコレクタ不純物濃度よりも高い
    ことを特徴とする半導体装置。
  17. 請求項１６において、
    前記第２のバイポーラトランジスタのベース領域直下におけるエピタキシャル成長層は、周囲のエピタキシャル成長層に比べ低抵抗となる領域を具備しない
    ことを特徴とする半導体装置。
  18. 請求項１７において、
    前記第１のバイポーラトランジスタのベース領域直下におけるエピタキシャル成長層は、周囲のエピタキシャル成長層に比べ低抵抗となる領域を具備する
    ことを特徴とする半導体装置。
  19. 請求項１５において、
    前記第２のバイポーラトランジスタのベース領域とコレクタプラグ領域との距離が、前記第１のバイポーラトランジスタのベース領域とコレクタプラグ領域との距離に比べて等しいか又は大きい
    ことを特徴とする半導体装置。
  20. 請求項１９において、
    前記第２のバイポーラトランジスタは、ベース領域とコレクタプラグ領域との距離が互いに異なる複数のバイポーラトランジスタを含んで構成されている
    ことを特徴とする半導体装置。
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