JPH02186638A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に高耐圧素子と低耐圧素
子とをエピタキシャル層中に形成した半導体装置に関す
る。

〔従来の技術〕

従来この種の半導体装置、すなわち高耐圧素子と低耐圧
素子とを共通のエピタキシャル層中に形成した半導体装
置の場合には、高耐圧素子の耐圧を確保するために十分
に空乏層をエピタキシャル層中に延ばして高電界強度に
よるアバランシェブレークダウンを抑制する方法がとら
れてきた。

しかし、高耐圧素子部において高濃度埋込み層から不純
物がエピタキシャル層中にアウトデイフュージョンする
ので、低濃度のエピタキシャル層厚さが実質的に減少す
る。従って、アウトデイフュージョンによる層厚の減少
分を補償すべく、エピタキシャル層をあらがしめ厚くし
なければならない。

しかし、エピタキシャル層を厚くすると、接合分離を行
う場合の上下方向の突き抜は拡散に要する時間及び面積
が増加するので、エピタキシャル層の層厚の増加は可及
的に少ない方が望ましく、高耐圧素子部では拡散係数の
小さい不純物を用いて埋込み層を形成していた。

一方、低耐圧素子部でも従来は、高耐圧素子部と同じく
拡散係数の小さい不純物により、同時に埋込み層を形成
していたので、高耐圧素子部と低耐圧素子部とは低拡散
係数の不純物による埋込み層が形成されていた。

第３図は従来の半導体装置の構造の一例を示す断面図で
ある。１はＰ型基板、２ａはＮ型埋込み層、４ａは低濃
度Ｎ型エピタキシャル層、６はＰ型組縁部、７，８．９
はそれぞれ低耐圧Ｎ　Ｐ　Ｎ　１−ランジスタのエミッ
タ（Ｎａ、ベース（Ｐ　＋）、コレクタ（Ｎ＋）を示し
、１０．１１．１２はそれぞれ高耐圧ＮＰＮ）ランジス
タのエミッタ（Ｎ　＋）、ベース（Ｐ　＋）、コレクタ
（Ｎ＋）を示している。

このように従来は、高耐圧素子及び低耐圧素子の下部に
、それぞれ同じ深さの埋込み層が形成されていた。

〔発明が解決しようとする課題〕

上述した従来の半導体装置では、高耐圧素子部と低耐圧
素子部か、ともに拡散係数の小さい不純物により形成さ
れた埋込み層の上部のエピタキシャル層中に形成されて
いたので、低耐圧素子部では不必要な厚みのエピタキシ
ャル層が存在し、コレクタ抵抗が大きくなるという問題
があった。

例えば、Ｎ−エピタキシャル層中に低耐圧の縦型ＮＰＮ
）−ランジスタを形成した場合、コレクタの一部である
Ｎ＋埋込み層までの距離が、通常の低耐圧ＮＰＮ）−ラ
ンジスタと比へると著しく大きくなり、コレクタ抵抗が
増加し、電流増幅率？ｌｆｅも下がり、ＮＰＮ）ランジ
スタとして望ましい特性が得られなかった。

〔課題を解決するための手段〕

本発明は、半導体基板の表面部に形成された第１埋込み
層と、前記半導体基板上に成長された第１エピタキシャ
ル層と、前記第１エピタキシャル層に形成された第２埋
込み層と、前記第１−エピタキシャル層上に成長された
第２エピタキシャル層と、前記第１埋込み層上のエピタ
キシャル層に形成された高耐圧素子部と、前記第２埋込
み層上のエピタキシャル層に形成された低耐圧素子部と
を備え、前記高耐圧素子部の下部には深い前記第１埋込
み層が形成され、前記低耐圧素子部の下部には浅い前記
第２埋込み層が形成されている半導体装置である。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示す断面図である。１
はＰ型基板、２は第１Ｎ型埋込み層、３は第２Ｎ型埋込
み層、４は第１Ｎ型エピタキシャル層、５は第２Ｎ型エ
ピタキシャル層、６はＰ型組縁部、７，８．９はそれぞ
れ低耐圧ＮＰＮトランジスタのエミッタ（Ｎａ、ベース
（Ｐ　＋）、コレクタ（Ｎ＋）を示し、１０．　ＩＩ、
　１２はそれぞれ高耐圧ＮＰＮ　トランジスタのエミッ
タ（Ｎ　ａ、ベース（Ｐ　＋）、コレクタ（Ｎ＋）を示
している。

高耐圧ＮＰＮ）−ランジスタがオフすると、そのコレク
タ（Ｎ＋）１２には高電圧が印加されるが、コレクタ内
の高濃度Ｎ型部が高濃度のＰ型組縁部６及びベース（Ｐ
　＋）ｌｌから十分に離れており、その間に低濃度の第
１Ｎ型エピタキシャル層４及び第２Ｎ型エピタキシャル
層５があるので空乏層が十分に延びることができ、耐圧
が確保できる。

又、低耐圧ＮＰＮ）ランジスタは、第２Ｎ型埋込み層３
が第２Ｎ型エピタキシャル層５の上部まで形成されてい
るので、ベース（Ｐ　”）８と第２Ｎ型埋込み層３との
間隔が小さくなり、従来、大きなコレクタ抵抗の要因と
なっていた低濃度エピタキシャル層の厚みが実質的に大
幅に減少していることからコレクタ抵抗が大幅に低減さ
れ、電流増幅率ｈ□も向上する。従って特性の良いトラ
ンジスタが得られる。

なお、この実施例の半導体装置の形成方法は、まずＰ型
基板１上に第１Ｎ型埋込み層２を形成しておき、次いで
第１Ｎ型エピタキシャル層４を形成し、この第１Ｎ型エ
ピタキシャル層４に第２Ｎ型埋込み層３を形成し、次い
で第２Ｎ型エピタキシャル層５を形成することによって
行う。

一 第２図は本発明の第２の実施例を示す断面図である。高
耐圧素子部は、ＤＭＯＳソース（Ｎ＋）１７、ＤＭＯＳ
ベース（Ｐ　”）１８、ＤＭＯＳドレイン（Ｎ　＋）１
９からなり、低耐圧素子部は、ゲート１３゜Ｐ＋１４　
、　Ｎ”１５　、　Ｐウェル１６のＣＭＯＳを形成して
いる。

この実施例では、高耐圧ＤＭＯ３ＦＥＴの耐圧が拝上で
き、又、低耐圧ＭＯ３ＦＥＴは、第２Ｎ型埋込み層３に
より、従来に比べ、Ｐ月４、第２Ｎ型エピタキシャル層
５、Ｐウェル１６、Ｎ＋１５により形成される寄生ＰＮ
ＰＮ構造によるラッチアップ現象を大幅に抑制する効果
がある。

更に、Ｐ＋１４、第２Ｎ型エピタキシャル層５、Ｐウェ
ル１６によって形成される寄生ＰＮＰ）ランジスタのベ
ース・エミッタ抵抗が第２Ｎ型埋込み層３によって大幅
に低下し、ＰＮＰ）ランジスタのベースをバイアスされ
にくくする効果がある。

〔発明の効果〕

以上説明したように本発明は、半導体基板上に成長させ
た第１及び第２エピタキシャル層中に、高耐圧素子（例
えばバイポーラトランジスタ、ＭＯＳトランジスタ等）
と低耐圧素子（例えばバイポーラトランジスタ、ＭＯＳ
）ランジスタ等）を形成する際に、高耐圧素子を形成す
るエピタキシャル層の下部には、深い第１埋込み層を形
成し、又、低耐圧素子を形成するエピタキシャル層の下
部には、浅い第２埋込み層を形成している。

その結果、高耐圧素子部が高耐圧を確保するために十分
な厚さの第１及び第２エピタキシャル層を有し、又、絶
縁部及びコレクタなどの突き抜は拡散は、第１及び第２
エピタキシャル層にそれぞれ同時に形成するため、拡散
の時間が短縮でき、突き抜は拡散の構法がりを小さくす
ることができる。一方、低耐圧素子部では、素子部の下
部に浅い第２埋込み層を有するため低濃度エピタキシャ
ル層の厚みを減少させることができる。

従って、高耐圧素子部では従来での耐圧を拝上させ、低
耐圧素子部では第２埋込み層により、例えばバイポーラ
トランジスタではコレクタ抵抗を下げ、電流増幅率ｈ□
を向上できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来の半導体装置
の断面図である。 １・・・Ｐ型基板、　２ａ・・・Ｎ型埋込み層、　２・
・・第１Ｎ型埋込み層、　３・・・第２Ｎ型埋込み層、
４ａ・・・低濃度Ｎ型エピタキシャル層、　４・・・第
１Ｎ型エピタキシャル層、　５・・・第２Ｎ型エピタキ
シャル層、　６・・・Ｐ型組縁部、　７・・・エミッタ
（Ｎ＋）、８・・・ベース（Ｐ＋）、　９・・・コレク
タ（Ｎ１）、ｌＯ・・・エミッタ（Ｎ＋）、　１１・・
・ベース（Ｐ＋）、　１２・・・コレクタ（Ｎ＋）、　
１３・・・ゲート、　１４・・・Ｐ”、１５・・・Ｎ＋
、　１６・・・Ｐウェル、　１７・・・ＤＭＯＳソース
（Ｎ＋）、１８・・・ＤＭＯＳベース（Ｐ＋）、　１９
・・・ＤＭＯＳドレイン（Ｎ＋）。

Claims (1)

【特許請求の範囲】
1. 　半導体基板の表面部に形成された第１埋込み層と、前
   記半導体基板上に成長された第１エピタキシャル層と、
   前記第１エピタキシャル層に形成された第２埋込み層と
   、前記第１エピタキシャル層上に成長された第２エピタ
   キシャル層と、前記第１埋込み層上のエピタキシャル層
   に形成された高耐圧素子部と、前記第２埋込み層上のエ
   ピタキシャル層に形成された低耐圧素子部とを備え、前
   記高耐圧素子部の下部には深い前記第１埋込み層が形成
   され、前記低耐圧素子部の下部には浅い前記第２埋込み
   層が形成されていることを特徴とする半導体装置。