JPS61292355A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61292355A JPS61292355A JP13372385A JP13372385A JPS61292355A JP S61292355 A JPS61292355 A JP S61292355A JP 13372385 A JP13372385 A JP 13372385A JP 13372385 A JP13372385 A JP 13372385A JP S61292355 A JPS61292355 A JP S61292355A
- Authority
- JP
- Japan
- Prior art keywords
- type
- mos transistor
- transistor
- drain
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 4
- -1 boron ions Chemical class 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はバイポーラトランジスタと相補型ＭＯＳトラン
ジスタを含むモノリシック半導体集積回路に関する。
ジスタを含むモノリシック半導体集積回路に関する。
上述の半導体集積回路としては、従来第２図に示したよ
うな断面構造を持つものが知られている。 図においてｐ型シリコン基板１の上にｎ型エピタキシャ
ル成長層２が形成され、ｎｐｎバイポーラトランジスタ
はｎ型層２とその中に形成されたｐ型ベース３とさらに
その中に形成されたｎ型エミッタ４およびコレクタウオ
ールとなる高濃度ｎ型領域５＋ｎ型埋込拡散層６とから
構成されている。 ｎ型アイソレーシッン７を挟んだ領域にはｎチャネルＭ
ＯＳトランジスタのｎ型ソース／ドレイン８．９および
ｐウニルミｏ、 ｐチャネルＭＯＳトランジスタのｐ
型ソース／ドレイン１１．１２が形成さして備えられて
いる。 このような半導体集積回路において、ゲート直下のソー
ス、ドレイン間の半導体の導電型がエピタキシャル成長
層と同じであるＭＯＳ）ランジスタ、すなわち第２図に
おいてはｐチャネルＭＯＳトランジスタは、ゲート直下
にバイポーラトランジスタのコレクタ領域同様、エピタ
キシャル成長層２がそのまま存在している。従って、バ
イポーラトランジスタのベース・コレクタ間降伏電圧を
上げるためにエピタキシャル成長層２の不純物濃度を下
げると、同時にゲート直下のソース、ドレイン間の半導
体の導電型がエピタキシャル成長層と同じであるｐチャ
ネルＭＯＳトランジスタのしきい値電圧が低下して規定
の値に達しなくなり、またこのＭＯＳ）ランジスタに寄
生する縦型バイポーラトランジスタ、すなわちｐ要領域
１１．１２をエミッタ、ｎ型層２をベース、ｐ型基板１
をコレクタとするＩ）ｎｐ）ランジスタの電流増幅率ｈ
ＦＥが上がってランチアンプが起こりやすくなるという
欠点があった。
うな断面構造を持つものが知られている。 図においてｐ型シリコン基板１の上にｎ型エピタキシャ
ル成長層２が形成され、ｎｐｎバイポーラトランジスタ
はｎ型層２とその中に形成されたｐ型ベース３とさらに
その中に形成されたｎ型エミッタ４およびコレクタウオ
ールとなる高濃度ｎ型領域５＋ｎ型埋込拡散層６とから
構成されている。 ｎ型アイソレーシッン７を挟んだ領域にはｎチャネルＭ
ＯＳトランジスタのｎ型ソース／ドレイン８．９および
ｐウニルミｏ、 ｐチャネルＭＯＳトランジスタのｐ
型ソース／ドレイン１１．１２が形成さして備えられて
いる。 このような半導体集積回路において、ゲート直下のソー
ス、ドレイン間の半導体の導電型がエピタキシャル成長
層と同じであるＭＯＳ）ランジスタ、すなわち第２図に
おいてはｐチャネルＭＯＳトランジスタは、ゲート直下
にバイポーラトランジスタのコレクタ領域同様、エピタ
キシャル成長層２がそのまま存在している。従って、バ
イポーラトランジスタのベース・コレクタ間降伏電圧を
上げるためにエピタキシャル成長層２の不純物濃度を下
げると、同時にゲート直下のソース、ドレイン間の半導
体の導電型がエピタキシャル成長層と同じであるｐチャ
ネルＭＯＳトランジスタのしきい値電圧が低下して規定
の値に達しなくなり、またこのＭＯＳ）ランジスタに寄
生する縦型バイポーラトランジスタ、すなわちｐ要領域
１１．１２をエミッタ、ｎ型層２をベース、ｐ型基板１
をコレクタとするＩ）ｎｐ）ランジスタの電流増幅率ｈ
ＦＥが上がってランチアンプが起こりやすくなるという
欠点があった。
この発明は、上述の欠点を除去して、ＭＯＳトランジス
タのしきい値電圧が従来通りであってもバイポーラ部の
耐圧を上げることができ、しかも寄生トランジスタのｈ
ｒｔを従来レベルに押さえることができる構造を存する
半導体集積回路を提供することを目的とする。
タのしきい値電圧が従来通りであってもバイポーラ部の
耐圧を上げることができ、しかも寄生トランジスタのｈ
ｒｔを従来レベルに押さえることができる構造を存する
半導体集積回路を提供することを目的とする。
【発明の要点】
本発明によれば、半導体基板上のエピタキシャル成長層
内に形成されたバイポーラトランジスタと相補型ＭＯＳ
トランジスタを有する半導体集積回路のＭＯＳ）ランジ
スタのうち、チャネルの導電型がエピタキシャル成長層
の導電型と異なるＭｏＳトランジスタのソース／ドレイ
ン領域が、エピタキシャル成長層と同じ導電型でより高
濃度の不純物拡散領域中に形成されていることによって
上記の目的が達成される。
内に形成されたバイポーラトランジスタと相補型ＭＯＳ
トランジスタを有する半導体集積回路のＭＯＳ）ランジ
スタのうち、チャネルの導電型がエピタキシャル成長層
の導電型と異なるＭｏＳトランジスタのソース／ドレイ
ン領域が、エピタキシャル成長層と同じ導電型でより高
濃度の不純物拡散領域中に形成されていることによって
上記の目的が達成される。
第１図は本発明の一実施例の断面構造を示し、第２図と
共通の部分には同一の符号が付されている。このような
半導体集積回路は第３図に示す製造工程によって作成さ
れる。シリコン基板１は（１００）面に平行でｐ型であ
り、比抵抗５〜１ｏΩ・１である。その上に厚さ１０−
程度、比抵抗１０Ω・１程度のｎ型エピタキシャル層２
があり、この成長層と基板１の間の一部領域にはｎ型埋
込拡散層６が形成されている。これに対し、先ずコレク
タウオール、アイソレーシッン、ｐウェル（ｐ型不純物
拡散領域）、ｎウェル（ｎ型不純物拡散領域）を形成す
るために、第３図＋ａ＞に示すようにほう素イオン２１
．りんイオン２２を注入する。そしてドライブ・イン拡
散を行うと、第３図伽）のようにコレクタウオール５．
アイソレーシッン７．Ｘｌウェル１０、ｎウェル１３が
形成できる。この際ｎウェル形成のためのりんイオン注
入量をｌ Ｘ ＩＱ” ／ ｄ程度にすると、ｎウェル
は比抵抗３Ω・値程度、深さＩｏＰＩＡ程度にすること
ができる。 次の段階では、第３図（Ｃ１に示すようにゲート酸化膜
１５、ｎチャネルＭＯＳトランジスタのｎ型ソース／ド
レイン８．９、ｐチャネルＭＯＳトランジスタのｐ型ソ
ース／ドレイン１１．１２ 、ゲート電極１４およびｎ
ｐｎ）ランジスタのベース３とエミッタ４を形成し完成
させる。ソース／ドレインの深さはｎチャネル・ｐチャ
ネルともに２〜３μｍ１ベースの深さも同程度、エミッ
タの深さは２μ程度とする。 この実施例の特性としては、エミッタ成長１１１２゛の
不純物濃度が低く比抵抗が高いので、比抵抗が３Ω・傷
程度の場合と比べてｎｐｎトランジスタのベース・コレ
クタ間降伏電圧が１００ｖ以上すなわち従来の約１．５
倍以上にでき、しかもｐチャネルＭＯＳトランジスタの
しきい値電圧は、ｎウェル１３を形成しなければ１ｖ以
下になるのを１ｖ程度にすることができｎチャネルＭＯ
Ｓトランジスタのしきい値電圧もＩＶ程度と両方とも従
来と同じ程度に保つことができる。薫たｐチャネルＭＯ
Ｓトランジスタがエピタキシャル成長層より高不純物濃
度・低比抵抗のｎウェルの中に形成されているため、こ
のＭＯＳ）ランジスタに寄生する縦型ｐｎｐ）ランジス
タのｈＦｌは低減され、ラッチアップは起こりにくい。 以上の実施例において、全体の導電型を逆にしたものも
同様に可能である。
共通の部分には同一の符号が付されている。このような
半導体集積回路は第３図に示す製造工程によって作成さ
れる。シリコン基板１は（１００）面に平行でｐ型であ
り、比抵抗５〜１ｏΩ・１である。その上に厚さ１０−
程度、比抵抗１０Ω・１程度のｎ型エピタキシャル層２
があり、この成長層と基板１の間の一部領域にはｎ型埋
込拡散層６が形成されている。これに対し、先ずコレク
タウオール、アイソレーシッン、ｐウェル（ｐ型不純物
拡散領域）、ｎウェル（ｎ型不純物拡散領域）を形成す
るために、第３図＋ａ＞に示すようにほう素イオン２１
．りんイオン２２を注入する。そしてドライブ・イン拡
散を行うと、第３図伽）のようにコレクタウオール５．
アイソレーシッン７．Ｘｌウェル１０、ｎウェル１３が
形成できる。この際ｎウェル形成のためのりんイオン注
入量をｌ Ｘ ＩＱ” ／ ｄ程度にすると、ｎウェル
は比抵抗３Ω・値程度、深さＩｏＰＩＡ程度にすること
ができる。 次の段階では、第３図（Ｃ１に示すようにゲート酸化膜
１５、ｎチャネルＭＯＳトランジスタのｎ型ソース／ド
レイン８．９、ｐチャネルＭＯＳトランジスタのｐ型ソ
ース／ドレイン１１．１２ 、ゲート電極１４およびｎ
ｐｎ）ランジスタのベース３とエミッタ４を形成し完成
させる。ソース／ドレインの深さはｎチャネル・ｐチャ
ネルともに２〜３μｍ１ベースの深さも同程度、エミッ
タの深さは２μ程度とする。 この実施例の特性としては、エミッタ成長１１１２゛の
不純物濃度が低く比抵抗が高いので、比抵抗が３Ω・傷
程度の場合と比べてｎｐｎトランジスタのベース・コレ
クタ間降伏電圧が１００ｖ以上すなわち従来の約１．５
倍以上にでき、しかもｐチャネルＭＯＳトランジスタの
しきい値電圧は、ｎウェル１３を形成しなければ１ｖ以
下になるのを１ｖ程度にすることができｎチャネルＭＯ
Ｓトランジスタのしきい値電圧もＩＶ程度と両方とも従
来と同じ程度に保つことができる。薫たｐチャネルＭＯ
Ｓトランジスタがエピタキシャル成長層より高不純物濃
度・低比抵抗のｎウェルの中に形成されているため、こ
のＭＯＳ）ランジスタに寄生する縦型ｐｎｐ）ランジス
タのｈＦｌは低減され、ラッチアップは起こりにくい。 以上の実施例において、全体の導電型を逆にしたものも
同様に可能である。
本発明によれば、バイポーラトランジスタと一緒に集積
される相補型ＭＯＳトランジスタのうち、ソース、ドー
レイン間の半導体がエピタキシャル成長層と同じ導電型
のＭＯＳトランジスタを、エピタキシャル成長層と同じ
導電型のより高濃度の不鈍物拡散領域中に形成するので
、ソース、ドレイン間の半導体はこの高濃度不純物拡散
領域である。 したがって、このＭＯＳ）ランジスタのしきい値電圧お
よびこのＭＯ５Ｉ−ランジスタに寄生する縦型バイポー
ラトランジスタのｈ□は、−緒に集積される前記成長層
をそのままコレクタに用いているバイポーラトランジス
タのベース・コレクタ間降伏電圧とは独立の値にするこ
とができる。従ってＣＭＯ３特性を変えないでバイポー
ラトランジスタの耐圧が高く、ランチアップの起こりに
（い半導体集積回路を得ることができる。
される相補型ＭＯＳトランジスタのうち、ソース、ドー
レイン間の半導体がエピタキシャル成長層と同じ導電型
のＭＯＳトランジスタを、エピタキシャル成長層と同じ
導電型のより高濃度の不鈍物拡散領域中に形成するので
、ソース、ドレイン間の半導体はこの高濃度不純物拡散
領域である。 したがって、このＭＯＳ）ランジスタのしきい値電圧お
よびこのＭＯ５Ｉ−ランジスタに寄生する縦型バイポー
ラトランジスタのｈ□は、−緒に集積される前記成長層
をそのままコレクタに用いているバイポーラトランジス
タのベース・コレクタ間降伏電圧とは独立の値にするこ
とができる。従ってＣＭＯ３特性を変えないでバイポー
ラトランジスタの耐圧が高く、ランチアップの起こりに
（い半導体集積回路を得ることができる。
第１図は本発明の一実施例の要部断面図、第２図は従来
の半導体集積回路の要部断面図、第３図は第１図に示す
実施例の製造工程を順次示す要部断面図である。 １：ｐ型シリコン基板、２：ｎ型エピタキシャル層、
３：バイポーラトランジスタ・ベース、４：バイポー
ラトランジスタ・エミッタ、 ８゜９：ｎ型ソース／
ドレイン、１０：ｐウェル、１１゜１２：ｐ型ソース／
ドレイン、１３：ｎウェル。 イ（１人弁１士 山 口 １づ 第１図 第２図
の半導体集積回路の要部断面図、第３図は第１図に示す
実施例の製造工程を順次示す要部断面図である。 １：ｐ型シリコン基板、２：ｎ型エピタキシャル層、
３：バイポーラトランジスタ・ベース、４：バイポー
ラトランジスタ・エミッタ、 ８゜９：ｎ型ソース／
ドレイン、１０：ｐウェル、１１゜１２：ｐ型ソース／
ドレイン、１３：ｎウェル。 イ（１人弁１士 山 口 １づ 第１図 第２図
Claims (1)
- １）半導体基板上のエピタキシャル成長層内に形成され
たバイポーラトランジスタと相補型ＭＯＳトランジスタ
を有するものにおいて、チャネルの導電型がエピタキシ
ャル成長層の導電型と異なるＭＯＳトランジスタのソー
ス／ドレイン領域がエピタキシャル成長層と同じ導電型
でより高濃度の不純物拡散領域中に形成されたことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13372385A JPS61292355A (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13372385A JPS61292355A (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292355A true JPS61292355A (ja) | 1986-12-23 |
Family
ID=15111402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13372385A Pending JPS61292355A (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021160A (ja) * | 1989-02-10 | 1990-01-05 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-06-19 JP JP13372385A patent/JPS61292355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021160A (ja) * | 1989-02-10 | 1990-01-05 | Toshiba Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4484388A (en) | Method for manufacturing semiconductor Bi-CMOS device | |
| US5066602A (en) | Method of making semiconductor ic including polar transistors | |
| US6590273B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JPH0315346B2 (ja) | ||
| US7718481B2 (en) | Semiconductor structure and method of manufacture | |
| US7242071B1 (en) | Semiconductor structure | |
| JPH05243584A (ja) | コンプリメンタリｂｉｃｍｏｓプロセスにおいて、ｅｅｐｒｏｍメモリを備えた絶縁垂直ｐｎｐトランジスタを製造する方法 | |
| JP2736493B2 (ja) | 半導体装置およびその製造方法 | |
| JP2661318B2 (ja) | 半導体装置 | |
| JP3443069B2 (ja) | 半導体装置の製造方法 | |
| JPS61292355A (ja) | 半導体集積回路 | |
| JPH0369180B2 (ja) | ||
| JPS63175463A (ja) | バイｍｏｓ集積回路の製造方法 | |
| JPH0582534A (ja) | 半導体装置 | |
| JPS60132343A (ja) | 半導体装置 | |
| JPS6257241A (ja) | 半導体装置 | |
| JPS62219555A (ja) | バイポ−ラ・ｍｏｓ半導体装置 | |
| JPS6043027B2 (ja) | 相補形電界効果トランジスタによる集積回路装置の製造方法 | |
| JP2678081B2 (ja) | 半導体集積回路装置 | |
| JPS6058655A (ja) | 半導体集積回路装置 | |
| JPH0222857A (ja) | 半導体装置の製造方法 | |
| JPH0267754A (ja) | バイポーラｃｍ□ｕｏｓ半導体装置 | |
| JPH02144924A (ja) | 縦型バイポーラトランジスタ | |
| JPH04256355A (ja) | 半導体装置 | |
| JPH01117055A (ja) | 相補型絶縁ゲート電界効果半導体装置 |