JPS62219555A - バイポ−ラ・ｍｏｓ半導体装置 - Google Patents
バイポ−ラ・ｍｏｓ半導体装置Info
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- JPS62219555A JPS62219555A JP6156986A JP6156986A JPS62219555A JP S62219555 A JPS62219555 A JP S62219555A JP 6156986 A JP6156986 A JP 6156986A JP 6156986 A JP6156986 A JP 6156986A JP S62219555 A JPS62219555 A JP S62219555A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000003321 amplification Effects 0.000 description 4
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- 238000004519 manufacturing process Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、０ＭＯＳＦＥＴとバイポーラトランジスタが
同一基板上に形成されるバイポーラ・ＭＯＳ半導体装置
に関する。
同一基板上に形成されるバイポーラ・ＭＯＳ半導体装置
に関する。
一つの半導体基板上にバイポーラＮＰＮ トランジスタ
およびＰＮＰ トランジスタと、ＣＭＯＳ ＦＥＴを共
存させる場合、従来は第２図に示すようにｐ型シリコン
基板１上のバイポーラ領域にｎ４埋込層２を設け、基板
ｌ上にｎ型エピタキシャル層３を成長させ、エピタキシ
ャル層３の表面よりｐ基板１に到達するｐ゛分離拡散層
４を設けてＮＰＮトランジスタ１１．ＰＮＰトランジス
タ１２ならびにＰチャネルＦＥＴ１３およびＮチャネル
ＦＥＴ１４からなるＣ Ｍ ＯＳ ９５域相互間を分離
する。ＣＭＯＳ部において、ＮチャネルＦＥＴ１４の領
域にイオン打込等によりｐ−ウェル層５１を設け、さら
にチャンネルストッパー用にｐ１フィールド層６２゜Ｐ
チャネルＦＥＴ１３の領域にｎ＋フィールド層６１を形
成する。次にバイポーラ部において、ＮＰＮトランジス
タのベース層７１とＰＮＰ トランジスタのエミッタ層
８２およびコレクタ層３２をｐ型拡散で、ＮＰＮ トラ
ンジスタのエミッタ層８１．コレクタ層３１およびＰＮ
Ｐ トランジスタのベース層７２をｎ型拡散でｎ゛とし
て形成する一方、０Ｍ０３部においてはｐ−ウェル層５
１の領域中にｎ″″″ソースレイン拡散層９２．他の部
分にｐ３ソース・ドレイン拡散層９１を設け、さらに酸
化膜１０の所望の部分を窓明けしたのちゲート電極２１
．オーム接触電極２２を設けることにより、バイポーラ
・ＣＭＯ３半導体装置が構成される。しかしながら上述
によって構成されるＰＮＰ トランジスタは横方向型ト
ランジスタであり、コレクタ層３２をＮＰＮ トランジ
スタのベース層７１と同一工程で形成するため、ベース
・コレクタ接合深さが充分に深く出来ない構造になって
いる。そのため、横形ＰＮＰ Ｉ−ランジスタの電流増
幅率（ｈｙｚ）が高く出来ないことと、さらに第３図の
平面図に示すように面積が大きくなる欠点があった。
およびＰＮＰ トランジスタと、ＣＭＯＳ ＦＥＴを共
存させる場合、従来は第２図に示すようにｐ型シリコン
基板１上のバイポーラ領域にｎ４埋込層２を設け、基板
ｌ上にｎ型エピタキシャル層３を成長させ、エピタキシ
ャル層３の表面よりｐ基板１に到達するｐ゛分離拡散層
４を設けてＮＰＮトランジスタ１１．ＰＮＰトランジス
タ１２ならびにＰチャネルＦＥＴ１３およびＮチャネル
ＦＥＴ１４からなるＣ Ｍ ＯＳ ９５域相互間を分離
する。ＣＭＯＳ部において、ＮチャネルＦＥＴ１４の領
域にイオン打込等によりｐ−ウェル層５１を設け、さら
にチャンネルストッパー用にｐ１フィールド層６２゜Ｐ
チャネルＦＥＴ１３の領域にｎ＋フィールド層６１を形
成する。次にバイポーラ部において、ＮＰＮトランジス
タのベース層７１とＰＮＰ トランジスタのエミッタ層
８２およびコレクタ層３２をｐ型拡散で、ＮＰＮ トラ
ンジスタのエミッタ層８１．コレクタ層３１およびＰＮ
Ｐ トランジスタのベース層７２をｎ型拡散でｎ゛とし
て形成する一方、０Ｍ０３部においてはｐ−ウェル層５
１の領域中にｎ″″″ソースレイン拡散層９２．他の部
分にｐ３ソース・ドレイン拡散層９１を設け、さらに酸
化膜１０の所望の部分を窓明けしたのちゲート電極２１
．オーム接触電極２２を設けることにより、バイポーラ
・ＣＭＯ３半導体装置が構成される。しかしながら上述
によって構成されるＰＮＰ トランジスタは横方向型ト
ランジスタであり、コレクタ層３２をＮＰＮ トランジ
スタのベース層７１と同一工程で形成するため、ベース
・コレクタ接合深さが充分に深く出来ない構造になって
いる。そのため、横形ＰＮＰ Ｉ−ランジスタの電流増
幅率（ｈｙｚ）が高く出来ないことと、さらに第３図の
平面図に示すように面積が大きくなる欠点があった。
本発明は、０ＭＯＳＦＥＴと同−ｐ形基板上のｎ形エピ
タキシャル層に形成されるＰＮＰ トランジスタあるい
はｎ形基板上のｐ形エピタキシャル層に形成されるＮＰ
Ｎ トランジスタのｈＦＥを向上させ、しかもこれによ
り工程数を増す必要がないバイポーラ・ＭＯ３半導体装
置を提供することを目的とする。
タキシャル層に形成されるＰＮＰ トランジスタあるい
はｎ形基板上のｐ形エピタキシャル層に形成されるＮＰ
Ｎ トランジスタのｈＦＥを向上させ、しかもこれによ
り工程数を増す必要がないバイポーラ・ＭＯ３半導体装
置を提供することを目的とする。
本発明は、ＰＮＰ トランジスタをＮチャネルＭＯＳＦ
ＥＴのｐウェル層と同一拡散工程で形成されるコレクタ
層と、ｐチャネルＭＯＳＦＥＴのｎフィールド層と同一
拡散工程で形成されるベース層と、ＮチャネルＭＯＳ
Ｆ ＥＴのｐソース・ドレイン層と同一工程で形成され
るエミッタ層より構成するかあるいは各導電型を逆にし
てＮＰＮ トランジスタを構成するもので、ｈＦＥの高
いバイポーラ縦形トランジスタとして構成でき、上述の
目的が達成される。
ＥＴのｐウェル層と同一拡散工程で形成されるコレクタ
層と、ｐチャネルＭＯＳＦＥＴのｎフィールド層と同一
拡散工程で形成されるベース層と、ＮチャネルＭＯＳ
Ｆ ＥＴのｐソース・ドレイン層と同一工程で形成され
るエミッタ層より構成するかあるいは各導電型を逆にし
てＮＰＮ トランジスタを構成するもので、ｈＦＥの高
いバイポーラ縦形トランジスタとして構成でき、上述の
目的が達成される。
本発明によるバイポーラ・ＣＭＯ３半導体装置の一実施
例の製造工程フローを第１図（Ａ）〜（Ｄ）に示す。第
１図と第２図と共通の部分には同一の符号を付している
。第１図（Ａ）のようにｐ型Ｓｔ半導体基板１上のＮＰ
Ｎ ｌ−ランジスタおよびＰＮＰトランジスタの形成領
域内にｎ４埋込層２を設け、第１図（Ｂ）のように基板
Ｉ上にｎ型エピタキシャル層３を成長させ、ｐ゛拡散層
４によりＮ’ＰＮトランジスタ、ＰＮＰＩ−ランジスタ
およびＣＭＯ３Ｆ Ｅ Ｔ ＳＲ域を互いに分離し、Ｎ
チャネルＦＥＴ部とＰＮＰ トランジスタ部内にｐ型不
純物をイオン打込等により導入し、ｐウェル層５１とコ
レクタ５２を形成する。次にチャンネルストンバ用に、
ＮチャネルＦＥＴ部にｐ′″フィールド層６２、Ｐチャ
ネルＦＥＴ部にｎ＋フィールド層６１を形成し、ＰＮＰ
トランジスタ部内にもｎ″″″フイールド層じ工程でベ
ース層７２を設ける。 第１図（Ｃ）では、ＣＭＯ３部においては、Ｐチャネル
ＦＥＴのｐ＋ソース・ドレイン拡散層９１とＮチャネル
ＦＥＴのｎ“ソース・ドレイン拡散層９２を設ける一方
、バイポーラ部では、ＰＮＰ トランジスタのエミッタ
層８２を前記ｐ′″ソース・ドレイン拡散層９１と同一
工程で、ＮＰＮトランジスタにおいてはｐ３ベース層７
１形成後エミッタ層８１とコレクタ層３１を前記ｎ＋ソ
ース・ドレイン拡散層９２と同一工程で形成する。 第１図（Ｄ）では、酸化膜１０上のゲート電極２１と、
酸化膜の窓明は部で接触する電極２２を設けることによ
り、ＮＰＮ ）ランジメタ１１．ＰＮＰトランジスタ１
２．ＰチャネルＦＥＴ１３．ＮチャネルＦＥＴ１４を有
するバイポーラ・ＣＭＯ３半導体装置が構成される。 第１図の構造によって得られた縦形ＰＮＰ トランジス
タ１２は、従来技術の横形ＰＮＰ ｌ−ランジスタに比
し、ベース幅を４〜６ｎｌから０．５〜Ｉｕｒｎに狭く
することが可能であり、輸送効率の向上に伴い高い電流
増幅率が得られる。また第４図に平面図で示すように、
このような縦形ＰＮＰ トランジスタ１２は、第３図の
横形トランジスタに比較して約〃の面積となっている。 なお、ｎ型Ｓｔ基板上に成長させたｐ型エピタキシャル
層内に設けられるＮＰＮ トランジスタを縦形にする場
合も、同様に本発明を実施出来ることは言うまでもない
。
例の製造工程フローを第１図（Ａ）〜（Ｄ）に示す。第
１図と第２図と共通の部分には同一の符号を付している
。第１図（Ａ）のようにｐ型Ｓｔ半導体基板１上のＮＰ
Ｎ ｌ−ランジスタおよびＰＮＰトランジスタの形成領
域内にｎ４埋込層２を設け、第１図（Ｂ）のように基板
Ｉ上にｎ型エピタキシャル層３を成長させ、ｐ゛拡散層
４によりＮ’ＰＮトランジスタ、ＰＮＰＩ−ランジスタ
およびＣＭＯ３Ｆ Ｅ Ｔ ＳＲ域を互いに分離し、Ｎ
チャネルＦＥＴ部とＰＮＰ トランジスタ部内にｐ型不
純物をイオン打込等により導入し、ｐウェル層５１とコ
レクタ５２を形成する。次にチャンネルストンバ用に、
ＮチャネルＦＥＴ部にｐ′″フィールド層６２、Ｐチャ
ネルＦＥＴ部にｎ＋フィールド層６１を形成し、ＰＮＰ
トランジスタ部内にもｎ″″″フイールド層じ工程でベ
ース層７２を設ける。 第１図（Ｃ）では、ＣＭＯ３部においては、Ｐチャネル
ＦＥＴのｐ＋ソース・ドレイン拡散層９１とＮチャネル
ＦＥＴのｎ“ソース・ドレイン拡散層９２を設ける一方
、バイポーラ部では、ＰＮＰ トランジスタのエミッタ
層８２を前記ｐ′″ソース・ドレイン拡散層９１と同一
工程で、ＮＰＮトランジスタにおいてはｐ３ベース層７
１形成後エミッタ層８１とコレクタ層３１を前記ｎ＋ソ
ース・ドレイン拡散層９２と同一工程で形成する。 第１図（Ｄ）では、酸化膜１０上のゲート電極２１と、
酸化膜の窓明は部で接触する電極２２を設けることによ
り、ＮＰＮ ）ランジメタ１１．ＰＮＰトランジスタ１
２．ＰチャネルＦＥＴ１３．ＮチャネルＦＥＴ１４を有
するバイポーラ・ＣＭＯ３半導体装置が構成される。 第１図の構造によって得られた縦形ＰＮＰ トランジス
タ１２は、従来技術の横形ＰＮＰ ｌ−ランジスタに比
し、ベース幅を４〜６ｎｌから０．５〜Ｉｕｒｎに狭く
することが可能であり、輸送効率の向上に伴い高い電流
増幅率が得られる。また第４図に平面図で示すように、
このような縦形ＰＮＰ トランジスタ１２は、第３図の
横形トランジスタに比較して約〃の面積となっている。 なお、ｎ型Ｓｔ基板上に成長させたｐ型エピタキシャル
層内に設けられるＮＰＮ トランジスタを縦形にする場
合も、同様に本発明を実施出来ることは言うまでもない
。
本発明によれば、０ＭＯ３が形成される同−半導体基板
上に従来のエピタキシャル層をベースにした横形トラン
ジスタの代わりに縦形トランジスタをＭＯＳＦＥＴの各
層形成と同一拡散工程で形成するもので、ベース・コレ
クタ接合を深くできるので、工程数を増すことなく高い
電流増幅率が占有面積の小さいＰＮＰあるいはＮＰＮ
トランジスタが得られる。しかもこの縦形トランジスタ
は、従来のバイポーラＩＣにおける縦形トランジスタの
ようにコレクタが基板（ＧＮＤ）に接続されておらず、
完全に分離できる利点も持っている。
上に従来のエピタキシャル層をベースにした横形トラン
ジスタの代わりに縦形トランジスタをＭＯＳＦＥＴの各
層形成と同一拡散工程で形成するもので、ベース・コレ
クタ接合を深くできるので、工程数を増すことなく高い
電流増幅率が占有面積の小さいＰＮＰあるいはＮＰＮ
トランジスタが得られる。しかもこの縦形トランジスタ
は、従来のバイポーラＩＣにおける縦形トランジスタの
ようにコレクタが基板（ＧＮＤ）に接続されておらず、
完全に分離できる利点も持っている。
第１図は本発明の一実施例の製造工程を順次示す断面図
、第２図は従来のバイポーラ・ＣＭＯ３半導体装置の断
面図、第３図は第２図におけるＰＮＰトランジスタの平
面図、第４図は第１図におけるＰＮＰ トランジスタの
平面図である。
、第２図は従来のバイポーラ・ＣＭＯ３半導体装置の断
面図、第３図は第２図におけるＰＮＰトランジスタの平
面図、第４図は第１図におけるＰＮＰ トランジスタの
平面図である。
Claims (1)
- １）ＣＭＯＳＦＥＴとバイポーラトランジスタが同一半
導体基板上に形成されるものにおいて、ＰＮＰトランジ
スタがＮチャネルＭＯＳＦＥＴのｐウェル層と同一拡散
工程で形成されるコレクタ層と、ＰチャネルＭＯＳＦＥ
Ｔのｎフィールド層と同一拡散工程で形成されるベース
層と、ＮチャネルＭＯＳＦＥＴのｐソース・ドレインと
同一拡散工程で形成されるエミッタ層より構成されるか
あるいはＮＰＮトランジスタが前記の各導電型を逆にし
て構成されることを特徴とするバイポーラ・ＭＯＳ半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156986A JPS62219555A (ja) | 1986-03-19 | 1986-03-19 | バイポ−ラ・ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156986A JPS62219555A (ja) | 1986-03-19 | 1986-03-19 | バイポ−ラ・ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219555A true JPS62219555A (ja) | 1987-09-26 |
Family
ID=13174885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6156986A Pending JPS62219555A (ja) | 1986-03-19 | 1986-03-19 | バイポ−ラ・ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219555A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023963A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | Ｂｉ−ＣＭＯＳ集積回路装置 |
| US5043788A (en) * | 1988-08-26 | 1991-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with functional portions having different operating voltages on one semiconductor substrate |
| US5101258A (en) * | 1989-02-09 | 1992-03-31 | Sony Corporation | Semiconductor integrated circuit device of master slice approach |
-
1986
- 1986-03-19 JP JP6156986A patent/JPS62219555A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023963A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | Ｂｉ−ＣＭＯＳ集積回路装置 |
| US5043788A (en) * | 1988-08-26 | 1991-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with functional portions having different operating voltages on one semiconductor substrate |
| US5101258A (en) * | 1989-02-09 | 1992-03-31 | Sony Corporation | Semiconductor integrated circuit device of master slice approach |
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