JPH01194364A - 縦型高耐圧半導体装置 - Google Patents
縦型高耐圧半導体装置Info
- Publication number
- JPH01194364A JPH01194364A JP1941488A JP1941488A JPH01194364A JP H01194364 A JPH01194364 A JP H01194364A JP 1941488 A JP1941488 A JP 1941488A JP 1941488 A JP1941488 A JP 1941488A JP H01194364 A JPH01194364 A JP H01194364A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000009792 diffusion process Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型高耐圧半導体装直に関する。
従来一般に、この種の縦型高耐圧素子を半導体基板上に
形成するには、半導体基板に逆導電型の高濃度埋込層を
まず形成し、ついで、耐圧を確保するに充分な厚さの低
濃度のエピタキシャル層を成長させ、更に埋込層とのコ
ンタクトを取る拡散層と素子分離のための拡散層をそれ
ぞれ設けることが必要とされている。
形成するには、半導体基板に逆導電型の高濃度埋込層を
まず形成し、ついで、耐圧を確保するに充分な厚さの低
濃度のエピタキシャル層を成長させ、更に埋込層とのコ
ンタクトを取る拡散層と素子分離のための拡散層をそれ
ぞれ設けることが必要とされている。
第３図はＤＭＯＳトランジスタで例示する従来の縦型高
耐圧半導体装置の断面構造図であるが、これを形成する
にはＰ型半導体基板１に高濃度Ｎ型埋込層７と素子分離
のための高濃度Ｐ型埋込層８をまず形成した後、その上
に空乏層が充分伸びて高耐圧が確保できるように低濃度
Ｎ型エピタキシャル層９を充分な厚さに成長させ、つい
で押込み後、更に高濃度Ｎ型拡散層１０（ＤＭＯ３のド
レイン）と素子分離のための高濃度Ｐ型拡散層１１を形
成するに必要な不純物拡散工程がそれぞれ必要となる。
耐圧半導体装置の断面構造図であるが、これを形成する
にはＰ型半導体基板１に高濃度Ｎ型埋込層７と素子分離
のための高濃度Ｐ型埋込層８をまず形成した後、その上
に空乏層が充分伸びて高耐圧が確保できるように低濃度
Ｎ型エピタキシャル層９を充分な厚さに成長させ、つい
で押込み後、更に高濃度Ｎ型拡散層１０（ＤＭＯ３のド
レイン）と素子分離のための高濃度Ｐ型拡散層１１を形
成するに必要な不純物拡散工程がそれぞれ必要となる。
なお、ここで、４．５および６は多結晶シリコン電極、
高濃度Ｎ型拡散層（ＤＭＯ３のソース）および高濃度Ｐ
型拡散層＜ＤＭＯ３のベース）をそれぞれ示すものであ
る。
高濃度Ｎ型拡散層（ＤＭＯ３のソース）および高濃度Ｐ
型拡散層＜ＤＭＯ３のベース）をそれぞれ示すものであ
る。
このように上述した従来の縦型高耐圧半導体装置の構造
は、高耐圧を確保する必要上、空乏層が十分伸びられる
だけの厚い低濃度エピタキシャル層が必要であり、また
、ＤＭＯ８）ランジスタで例示した如く、ドレインと素
子分離のための拡散層を形成するに必要なエピタキシャ
ル成長前の埋込工程およびエピタキシャル成長後の不純
物拡散工程も入り製造工程を非常に複雑にしているので
、コスト高を招くという問題点がある。
は、高耐圧を確保する必要上、空乏層が十分伸びられる
だけの厚い低濃度エピタキシャル層が必要であり、また
、ＤＭＯ８）ランジスタで例示した如く、ドレインと素
子分離のための拡散層を形成するに必要なエピタキシャ
ル成長前の埋込工程およびエピタキシャル成長後の不純
物拡散工程も入り製造工程を非常に複雑にしているので
、コスト高を招くという問題点がある。
本発明の目的は、上記の問題点に鑑み、低濃度エピタキ
シャル成長層、埋込層および素子分離用拡散層の全ての
形成を要することなき構造の縦型高耐圧半導体装置を提
供することである。
シャル成長層、埋込層および素子分離用拡散層の全ての
形成を要することなき構造の縦型高耐圧半導体装置を提
供することである。
本発明によれば、半導体基板上の異なる活性領域間に空
乏層を伸長する不純物の低濃度領域を形成する高耐圧縦
型半導体装置は、前記低濃度領域が前記活性領域の一つ
を構成する半導体基板上の拡散ウェル内に補償拡散によ
り形成されることを含んで構成される。
乏層を伸長する不純物の低濃度領域を形成する高耐圧縦
型半導体装置は、前記低濃度領域が前記活性領域の一つ
を構成する半導体基板上の拡散ウェル内に補償拡散によ
り形成されることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明を縦型高耐圧ＤＭＯＳ）−ランジスタに
実施した場合の一実施例を示す半導体装置の断面図であ
る。本実施例によれば、本発明の縦型高耐圧半導体装置
は、Ｐ型半導体基板１と、この基板１の所定領域に拡散
により形成された島状の深いＮウェル２と、このＮウェ
ル２の一部に逆導電型のＰ型不純物の補償拡散によって
形成された十分深い低濃度Ｎ型拡散層３と、この低濃度
Ｎ型拡散層３に隣接して形成された同一逆導電型（Ｎ型
）不純物の追加拡散による高濃度Ｎ型拡散層２′と、多
結晶シリコン・ゲート電極４と、高濃度Ｎ型拡散層５お
よびＰ型拡散層６とを含む。
実施した場合の一実施例を示す半導体装置の断面図であ
る。本実施例によれば、本発明の縦型高耐圧半導体装置
は、Ｐ型半導体基板１と、この基板１の所定領域に拡散
により形成された島状の深いＮウェル２と、このＮウェ
ル２の一部に逆導電型のＰ型不純物の補償拡散によって
形成された十分深い低濃度Ｎ型拡散層３と、この低濃度
Ｎ型拡散層３に隣接して形成された同一逆導電型（Ｎ型
）不純物の追加拡散による高濃度Ｎ型拡散層２′と、多
結晶シリコン・ゲート電極４と、高濃度Ｎ型拡散層５お
よびＰ型拡散層６とを含む。
ここで、高濃度Ｎ型拡散層５．Ｐ型拡散層６およびＮウ
ェル２はＤＭＯＳトランジスタのソース。
ェル２はＤＭＯＳトランジスタのソース。
ベースおよびドレインとしてそれぞれ機能し、また、高
濃度Ｎ型拡散層２′および低濃度Ｎ型拡散層３はドレイ
ンの引出層および従来のエピタキシャル層９に代わる空
乏層の伸長領域としてそれぞれ作用する。
濃度Ｎ型拡散層２′および低濃度Ｎ型拡散層３はドレイ
ンの引出層および従来のエピタキシャル層９に代わる空
乏層の伸長領域としてそれぞれ作用する。
以上の説明から明らかなように、本発明によれば、全て
の領域の形成を不純物の拡散工程で統一することができ
、また素子間は自己分離され素子分離のための拡散工程
が不要となるので製造工程を簡略化することが可能とな
る。
の領域の形成を不純物の拡散工程で統一することができ
、また素子間は自己分離され素子分離のための拡散工程
が不要となるので製造工程を簡略化することが可能とな
る。
第２図は本発明を縦型高耐圧ＮＰＮ）ラジスタに実施し
た場合の一実施例を示す半導体装置の断面図である。本
実施例によれば、本発明の縦型高耐圧半導体装置は、Ｐ
型半導体基板１と、Ｎ＋ウェル１４内に補償拡散により
形成された低濃度Ｎ型拡散層３と、この低濃度Ｎ型拡散
層３内に形成されたＮ＋型型数散層１２よびＰ型拡散層
１３とを含む。ここで、Ｎ＋型型数散層１２Ｐ型拡散層
１３およびＮ＋ウェル１４はそれぞれＮＰＮ）ランジス
タのエミッタ、ベースおよびコレクタとして機能し、ま
た、低濃度Ｎ型拡散層３は従来のエピタキシャル層９に
代わる空乏層の伸長領域として作用する。この実施例で
はオフ時にコレクタに高圧が印加されるが、コレクタの
高濃度Ｎ型ウェル１４がＰ型ベース１３か自充分離れて
おり、その間に低濃度Ｎ型拡散層３が介在し空乏層が充
分に伸び得るので高耐圧が確保出来る。
た場合の一実施例を示す半導体装置の断面図である。本
実施例によれば、本発明の縦型高耐圧半導体装置は、Ｐ
型半導体基板１と、Ｎ＋ウェル１４内に補償拡散により
形成された低濃度Ｎ型拡散層３と、この低濃度Ｎ型拡散
層３内に形成されたＮ＋型型数散層１２よびＰ型拡散層
１３とを含む。ここで、Ｎ＋型型数散層１２Ｐ型拡散層
１３およびＮ＋ウェル１４はそれぞれＮＰＮ）ランジス
タのエミッタ、ベースおよびコレクタとして機能し、ま
た、低濃度Ｎ型拡散層３は従来のエピタキシャル層９に
代わる空乏層の伸長領域として作用する。この実施例で
はオフ時にコレクタに高圧が印加されるが、コレクタの
高濃度Ｎ型ウェル１４がＰ型ベース１３か自充分離れて
おり、その間に低濃度Ｎ型拡散層３が介在し空乏層が充
分に伸び得るので高耐圧が確保出来る。
以上詳細に説明したように、本発明によれば、高耐圧を
確保するうえに必要とされる空乏層の伸長領域を半導体
基板上に拡散により形成した深いウェルの一部に逆導電
型不純物を補償拡散することにより形成しているので、
従来のようなエピタキシャル層を形成する必要がなく、
また素子分離のための埋込拡散層の形成も不要となる。
確保するうえに必要とされる空乏層の伸長領域を半導体
基板上に拡散により形成した深いウェルの一部に逆導電
型不純物を補償拡散することにより形成しているので、
従来のようなエピタキシャル層を形成する必要がなく、
また素子分離のための埋込拡散層の形成も不要となる。
すなわち簡略化された工程で製造出来る利点を有する。
第１図は本発明を縦型高耐圧ＤＭＯＳトランジスタに実
施した場合の一実施例を示す半導体装置の断面図、第２
図は本発明を縦型高耐圧ＮＰＮトランジスタに実施した
場合の一実施例を示す半導体装置の断面図、第３図はＤ
ＭｏＳトランジスタで例示する従来の縦型高耐圧半導体
装置の断面構造図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型ウェル（ＤＭ○
Ｓのドレイン）、２′・・・高濃度Ｎ型拡散層（トレイ
ンの引出層）、３・・・低濃度Ｎ型拡散層、４・・・多
結晶シリコン・ゲート電極、５・・・高濃度Ｎ型拡散層
（ＤＭＯ３のソース）、６・・・Ｐ型拡散層（ＤＭＯ８
のベース）、７・・・高濃度Ｎ型埋込層（ＤＭＯ８のド
レイン）、８・・・高濃度Ｐ型埋込層、９・・・低濃度
Ｎ型エピタキシャル層、１０・・・高濃度Ｎ型拡散Ｎ（
トレインの引出層）、１１・・・高濃度Ｐ型拡散層（素
子分離用拡散層）、１２・・・Ｎ＋型型数散層ＮＰＮ）
ランジスタのエミッタ）、１３・・・Ｐ型拡散層（ＮＰ
Ｎ）ランジスタのベース）、１４・・・Ｎ＋ウェル（Ｎ
ＰＮ）ランジスタのコレクタ）。
施した場合の一実施例を示す半導体装置の断面図、第２
図は本発明を縦型高耐圧ＮＰＮトランジスタに実施した
場合の一実施例を示す半導体装置の断面図、第３図はＤ
ＭｏＳトランジスタで例示する従来の縦型高耐圧半導体
装置の断面構造図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型ウェル（ＤＭ○
Ｓのドレイン）、２′・・・高濃度Ｎ型拡散層（トレイ
ンの引出層）、３・・・低濃度Ｎ型拡散層、４・・・多
結晶シリコン・ゲート電極、５・・・高濃度Ｎ型拡散層
（ＤＭＯ３のソース）、６・・・Ｐ型拡散層（ＤＭＯ８
のベース）、７・・・高濃度Ｎ型埋込層（ＤＭＯ８のド
レイン）、８・・・高濃度Ｐ型埋込層、９・・・低濃度
Ｎ型エピタキシャル層、１０・・・高濃度Ｎ型拡散Ｎ（
トレインの引出層）、１１・・・高濃度Ｐ型拡散層（素
子分離用拡散層）、１２・・・Ｎ＋型型数散層ＮＰＮ）
ランジスタのエミッタ）、１３・・・Ｐ型拡散層（ＮＰ
Ｎ）ランジスタのベース）、１４・・・Ｎ＋ウェル（Ｎ
ＰＮ）ランジスタのコレクタ）。
Claims (1)
- 半導体基板上の異なる活性領域間に空乏層を伸長する
不純物の低濃度領域を形成する高耐圧縦型半導体装置に
おいて、前記低濃度領域が前記活性領域の一つを構成す
る半導体基板上の拡散ウェル内に補償拡散により形成さ
れることを特徴とする縦型高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1941488A JPH01194364A (ja) | 1988-01-28 | 1988-01-28 | 縦型高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1941488A JPH01194364A (ja) | 1988-01-28 | 1988-01-28 | 縦型高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194364A true JPH01194364A (ja) | 1989-08-04 |
Family
ID=11998596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1941488A Pending JPH01194364A (ja) | 1988-01-28 | 1988-01-28 | 縦型高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194364A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103970A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Semiconductor device |
| JPS5372470A (en) * | 1976-12-09 | 1978-06-27 | Agency Of Ind Science & Technol | Semiconductor device |
| JPS5578574A (en) * | 1978-12-09 | 1980-06-13 | Victor Co Of Japan Ltd | Manufacture of insulated-gate field-effect transistor |
-
1988
- 1988-01-28 JP JP1941488A patent/JPH01194364A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103970A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Semiconductor device |
| JPS5372470A (en) * | 1976-12-09 | 1978-06-27 | Agency Of Ind Science & Technol | Semiconductor device |
| JPS5578574A (en) * | 1978-12-09 | 1980-06-13 | Victor Co Of Japan Ltd | Manufacture of insulated-gate field-effect transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9595596B2 (en) | 2007-09-21 | 2017-03-14 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
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